1、学位论文基于fpga的异步fifo设计江苏科技大学本 科 毕 业 设 计（论文）学 院 专 业 学生姓名 班级学号 指导教师 二零壹叁年六月江苏科技大学本科毕业论文基于FPGA的异步FIFO设计Asynchronous FIFO design based on FPGA摘 要在现代集成电路芯片中，随着设计规模的不断扩大，一个系统往往包含多个时钟，如何进行异步时钟间的数据传输成为了一个很重要的问题。异步FIFO（First In First Out）是一种先进先出电路，可以在两个不同的时钟系统间进行快速准确的数据传输，是解决异步时钟数据传输问题的简单有效的方案。异步FIFO在网络接口、数据采集和
2、图像处理等方面得到了十分广泛的应用，由于国内对该方面研究起步较晚，国内的一些研究所和厂商开发的FIFO电路还远不能满足市场和军事需求。由于在异步电路中，时钟间的周期和相位完全独立，以及亚稳态问题的存在，数据传输时的丢失率不为零，如何实现异步信号同步化和降低亚稳态概率以及正确判断FIFO的储存状态成为了设计异步FIFO电路的难点。本课题介绍了一种基于FPGA的异步FIFO 电路设计方法。课题选用Quartus II软件，在Cyclone II系列的EP2C5T144C8N芯片的基础上，利用VHDL 硬件描述语言进行逻辑描述，采用层次化、描述语言和图形输入相结合的方法设计了一个RAM深度为128
3、bit，数据宽度为8 bit的高速、高可靠的异步FIFO电路，并对该电路功能进行时序仿真测试和硬件仿真测试。关键词：异步FIFO；同步化；亚稳态；仿真测试 AbstractIn modern IC chips, with the continuous expansion of the scale of design, a system always contains several clocks. How to transmit data between the asynchronous clocks become a very important problem.Asynchronous F
4、IFO (First In First Out) is a first-in, first-out circuit, it can transmit data between two diffent clock systems fastly and accurately, it is also a simple and effective solution to solve the problem of asynchronous clock data transfer. The asynchronous FIFO has a very wide range of applications in
5、 network interface, data acquisition and image processing.But because of the aspect of a late start, some domestic research institutes and manufacturers which research the FIFO circuit also can not meet the needs of the market and the military. In the asynchronous circuit, because of that the clock
6、cycle and phase is completely independent, and the presence of metastability problems, the loss rate of data transmission is not zero. How to implement asynchronous signal synchronization, reduce the probability of metastability and judge the state of the FIFO storage correctly become a difficult pr
7、oblem while designing the asynchronous FIFO circuit. This paper introduces a method of asynchronous FIFO circuit design based on FPGA. This topic selects Quartus II software, the Cyclone II family EP2C5T144C8N chip, based on the use of VHDL hardware description language for logical descriptions, usi
8、ng the method of combining hierarchical, description language and graphical input ,This topic designs a high-speed, highly reliable asynchronous FIFO circuit as the RAM depth is 128 bit and the data width is 8 bit, and tests the circuit function with timing and software simulation.Keywords:Asynchron
9、ous FIFO; Synchronization; Metastability; simulation testing第1章 绪论1.1 FPGA简介FPGA（FieldProgrammable Gate Array），即现场可编程门阵列，它是在CPLD、PAL、GAL等可编程器件的基础上进一步发展的产物10。利用VHDL或Verilog硬件描述语言进行电路设计，经过简单的布局整合之后，快速的烧入至 FPGA 上进行调试，是现代 IC设计验证技术的主流。FPGA作为一种半定制电路而出现在专用集成电路（ASIC）领域中，既克服了先前可编程器件的门电路数目有限的缺点，又弥补了定制电路的不足。基于
10、FPGA的异步FIFO具有现场可编程，容量改动性大，速度快，实现简单，开发时间快，生产周期短，可移植性好的优点。1.2 异步FIFO简介在现代集成电路芯片中，设计规模不断扩大，一个系统中往往包含多个时钟。如何在异步时钟间进行数据传输成为了电路设计中的一个重要问题。异步FIFO（First In First Out）是解决这个问题的一个简单有效的方案。异步FIFO是一种先进先出电路，常用来缓存数据和容纳异步信号间的周期和相位差异，使用异步FIFO可以在两个不同的时钟系统之间进行快速准确的实时数据传输。异步FIFO在网络接口、数据采集和图像处理等方面得到了十分广泛的应用2。异步FIFO用在异步时钟
11、数据接口部分，由于异步时钟间的频率和相位完全独立，数据传输时的丢失率不为零，如何降低数据丢失率，设计一个高速可靠的异步FIFO便成为了一个难点。本课题介绍了一种基于FPGA设计高速可靠的异步FIFO电路的方法。1.3 国内外研究现状及存在的问题1.3.1 研究现状在20世纪80年代早期对FIFO存储器的容量和速度需求都很低，所以那时的FIFO芯片是基于移位寄存器的中规模集成（MSI）器件，由于这种芯片在容量不会太大，所以其速度也不可能很快。新型的FIFO芯片是基于RAM结构的大规模集成（LSI）电路，其内部存储单元使用一个双端口RAM，具有输入和输出两套数据线。由于采用RAM结构，数据从写入到
12、读出的延迟时间将大大缩短。这种芯片能在存储宽度和深度上得到很大的发展。目前，为了更大的提高芯片容量，其内部存储单元使用动态RAM代替静态RAM，并在芯片内部集成刷新电路，通过内部仲裁单元控制器件的读写及自动刷新操作。随着微电子技术的飞速发展，新一代的FIFO芯片容量越来越大，速度越来越快，体积也越来越小。美国IDT公司已经推出运行速度高达225MHz，电压低至2.5V，可在业内各种配置下实现业内最大数据流量高达9 Mb的FIFO系列。Cypress Semiconductor公司推出具有80位宽的BEAST型的高性能FIFO存储器，它的带宽高达300bps，可以工作在200 MHz频率下；Ho
13、neywell公司推出了一种基于SOI的FIFO存储器，它采用专门的抗辐射加固工艺和设计版图，主要用于军事系统和高辐射的空间环境中；FIFO芯片的最新产品是IDT公司推出的多队列FIFO存储器系列，它使用集成的嵌入式FIFO存储器核和高速队列逻辑来构成块结构。它的数据读写速度可达到200 MHz，存储时间也只有3.6 ns，可以通过最多八个器件的连接来实现容量深度的扩展和队列扩展6。目前在国内大部分集成芯片中，单独做FIFO芯片的很少，国内的一些研究所和厂商也开发了FIFO电路，但还远不能满足市场和军事需求。1.3.2 存在问题 国内外设计FIFO时，通常使用两种方法，一是利用可编程逻辑器件来
14、构造FIFO(如Xilinx公司)，二是利用Verilog、VHDL等硬件描述语言来对FIFO的功能结构进行描述6。在大部分的EDA软件中，都是通过综合器来完成对EDA等硬件语言的编译的，综合器将硬件描述语言的描述转变为物理可实现的电路形式，由于FIFO是基于RAM结构的，大部分的参考资料都是建立在数组存取的基础上对FIFO进行描述的，然而综合器对数组的综合一般是将其转变为寄存器的结构，这带来的缺陷是综合后的结构会非常庞大，造成在大容量的FIFO设计时，会产生大量面积的浪费，甚至无法集成。1.4 本课题主要研究内容本课题基于FPGA技术，在Cyclone II系列的EP2C5T144C8N芯片
15、的基础上，选用Quartus II软件利用VHDL 硬件描述语言进行逻辑描述，并采用层次化、描述语言和图形输入相结合的方法设计了一个RAM深度为128 bit，数据宽度为8 bit的异步FIFO电路，并对其功能进行了时序仿真和硬件仿真验证。论文各章节的主要内容安排如下：第一章为绪论，简要介绍了FPGA的相关知识以及异步FIFO的主要作用、研究背景和国内外的发展现状，并概括介绍了本课题的主要研究内容。第二章为异步FIFO设计要求及基本原理，首先介绍了本课题的设计要求，然后对异步FIFO的结构、基本原理以及其设计难点进行了分析，并由此归纳出系统的设计模块和预期功能。第三章为模块设计与实现，主要介绍
16、了异步FIFO的模块组成及各模块的功能和原理，并利用VHDL硬件描述语言，通过Quartus II软件对各模块进行了编写和仿真。第四章为时序仿真与实现，通过层次化、描述语言和图形输入相结合的方法将各模块整合为异步FIFO顶层模块，并通过Quartus II软件的波形编辑器对其进行时序仿真和分析。第五章为硬件仿真与实现，连接外设及进行引脚分配后，将完成的异步FIFO顶层实体下载入开发板，并通过编写测试程序产生读写时钟及伪随机数输入数据，利用Quartus II软件的嵌入式逻辑分析仪SignalTap II对实物进行硬件仿真和分析，完成设计任务。最后结论对本次毕业设计进行了归纳和综合，概括了所取得
17、的成果和存在的不足，以及对进一步开展研究的见解与建议。第2章 异步FIFO设计要求及基本原理2.1 设计要求本课题使用EP2C5T144C8N核心板最小系统设计一个RAM深度为128 bit，数据宽度为8 bit的异步FIFO电路，其外部接口如图2-1所示，接口说明如表2-1所示。复位后，通过读写使能控制读写操作。当写时钟脉冲上升沿到来时，判断写信号是否有效，有效则写入一个八位数据到RAM中；当读时钟脉冲上升沿到来时，判断读信号是否有效，有效则从RAM中把一个八位数据读取出来。当RAM中数据写满时产生一个写满标志，不能再往RAM写入数据；当RAM中数据读空时产生一个读空标志，不能再从RAM读出
18、数据。图2-1 异步FIFO外部接口表2-1 异步FIFO外部接口说明管脚名称方向说明rstin复位，低电平有效wr_enin写使能，高电平有效rd_enin读使能，高电平有效wr_clkin写时钟rd_clkin读时钟fullout读空标志emptyout写满标志Data7.0out输入数据q7.0out输出数据2.2 异步FIFO基本原理异步FIFO主要由双端口RAM和读写控制逻辑及空满标志产生逻辑构成，其基本结构图如图2-2所示。图2-2 异步FIFO基本结构图由结构图可以看出该系统为环状结构，存在两个完全独立的时钟域写时钟域和读时钟域。异步FIFO的存储介质是一块双端口RAM，可以同时
19、进行读写操作。在写时钟域，写地址产生逻辑产生写地址和写控制信号，在读时钟域，读地址产生逻辑产生读地址和读控制信号。空满标志产生逻辑通过比较同步后的读写地址来产生空满标志信号，同时，产生的空满标志信号又和输入的读写使能信号一起控制读写时钟域进行读写操作。2.3 异步FIFO设计难点异步FIFO设计存在两个难点：一是如何同步异步信号，降低亚稳态发生概率；二是如何正确产生存储器的空满标志8。其中如何正确产生存储器的空满标志在下一章节有详细介绍。亚稳态是一种物理现象，必然发生在异步FIFO电路中。在数字电路中，触发器必须满足建立和保持的时间要求，然而在实际电路中，电路的外部输入和内部时钟完全独立，存在
20、很大可能性出现不满足建立和保持的时间要求的情况，另外，由于在电路内部的两个毫无关系的时钟域之间进行信号传递，也可能出现不满足建立和保持的时间要求的情况。这种情况会使系统中存在未知态，输出将有可能是逻辑0或者逻辑1,或者是介于两者之间的任何值，这个过程称为亚稳态。由于亚稳态使物理系统产生了一种不可预知性，所以亚稳态是很危险的。虽然亚稳态没法避免，但可以通过下面两种方法降低亚稳态发生的概率12：（1）对读写地址使用格雷码计数器。格雷码是一种错误最小化的编码方式，使用格雷码计数器进行计数时，每一次计数增加只有一位数据位改变，而使用自然二进制码计数时，每一次计数增加都可能造成多位数据位的变动，这就使得
21、数据位变动时，格雷码计数器发生亚稳态的概率大大低于自然二进制码计数器。（2）使用触发器同步异步信号。使用触发器同步或者增加冗余可以很好的降低亚稳态发生的概率，本课题采用D触发器二级同步方式，同步电路图如图2-3所示。当且仅当Q1的跃变非常接近时钟沿的时候，Q2才会进入亚稳态2，这就大大提高了系统的可靠性。图2-3 D触发器二级同步2.4 系统设计方案根据异步FIFO基本原理，本课题可采用层次化、描述语言和图形输入相结合的方法设计异步FIFO电路，该系统可分为同步模块、格雷码计数模块、格雷码自然码转换模块、空满标志产生模块和双端口RAM几部分组成。2.5 异步FIFO验证方案根据异步FIFO的基
22、本原理和本课题的设计方案，若所设计的异步FIFO电路能实现如下预期设计功能，则该异步FIFO电路符合设计要求。2.5.1 验证复位功能将系统运行后，若按下复位键，无论读写使能信号处于什么状态，读写操作都不进行，数据输出始终不变，异步FIFO处于读空状态。2.5.2 验证写操作功能系统复位后，将写使能置位，读使能复位，则系统只能进行写操作写入数据，所以经过一段时间后由于双端口RAM存储器存储单元被写满，异步FIFO应该始终处于写满状态，数据输出始终不变。2.5.3 验证读操作功能系统复位后，将读使能置位，写使能复位，则系统只能进行读操作读取数据，由于双端口RAM存储器存储单元数据被读空，异步FI
23、FO应该始终处于读空状态，数据输出始终不变。2.5.4 验证异步FIFO电路整体功能系统复位后，将读写使能均置位，系统能同时进行读写操作。若输入的异步读时钟频率大于写时钟频率，则读操作快于写操作，异步FIFO间歇性处于读空状态，但始终不处于写满状态，输出数据队列应与输入数据队列相同以实现先入先出的功能，但会有一定的延时；若输入的异步读时钟频率小于写时钟频率，则写操作快于读操作，异步FIFO间歇性处于写满状态，但始终不处于读空状态，输出数据队列也应与输入数据队列相同以实现先入先出的功能，但也会有一定的延时。第3章 模块设计与实现3.1 格雷码计数器模块为了降低亚稳态发生的概率，本课题将读、写地址
24、转化为格雷码进行计数，由于格雷码是一种错误最小化编码方式，它在任意相邻的两个数间转换时只有一个数位发生变化，其发生亚稳态的可能性远低于自然二进制码，大大增加了电路的可靠性。另外，为了准确的判断存储器的空满状态，本课题使用5 bit的格雷码计数器，这在后面的空满标志产生模块章节有详细介绍。5 bit格雷码计数器模块的VHDL设计程序见附录。程序编译成功后生成的格雷码计数器模块如图3-1所示，利用Quartus II软件的波形编译器对该模块进行时序仿真，其仿真波形如图3-2所示。图3-1 格雷码计数器模块图3-2 5 bit格雷码计数器仿真波形3.2 同步模块为了降低亚稳态发生的概率，本课题使用前
25、章所介绍D触发器二级同步将异步信号同步化。在空满标志模块判断写满标志时，同步模块将读指针与写时钟同步后，和写指针比较产生写满标志；判断读空标志时，同步模块将写指针与读时钟同步后，和读指针比较产生读空标志。同步模块的VHDL设计程序见附录。程序编译成功后生成的同步模块如图3-3所示，利用Quartus II软件的波形编辑器对该模块进行时序仿真，其仿真波形如图3-4所示。从仿真波形可以看出，该模块将输入的异步码与输入时钟同步后输出同步码，由延时时间可以看出其满足二级同步要求。图3-3 同步模块图3-4 同步模块仿真波形3.3 格雷码自然码转换模块虽然为了降低亚稳态发生概率而使用格雷码对读、写地址进
26、行转换，但在双端口RAM进行存储和空满产生模块进行读写地址比较时仍使用自然二进制码，所以在异步地址信号同步后，仍需将格雷码地址转换回自然二进制码。n位格雷码转换为自然二进制码的法则为：Bn = Gn，Bi = GiBi+1 (in)，其中G表示格雷码，B标志自然二进制码。格雷码自然码转换模块的VHDL设计程序见附表。程序编译成功后生成的格雷码自然码转换模块如图3-5所示，利用Quartus II软件的波形编辑器对该模块进行时序仿真，其仿真波形如图3-6所示。图3-5 格雷码自然码转换模块图3-6 格雷码自然码转换模块仿真波形3.4 空满标志产生模块空满标志产生模块是整个异步FIFO系统的核心部
27、分，该模块设计的好坏直接决定了该异步FIFO的性能。空满标志产生的基本原则是无论在什么情况下，都不会出现存储器对同一存储地址同时进行读写操作的情况，也就是存储器写满后不产生溢出，读空后不进行多读2。对于同步的FIFO系统，读写操作同时从存储单元起始位置开始进行读写操作，每进行完一次读写操作后，控制指针就增加一位，指向下一个存储单元，直到下一次时钟沿到来后存储器对该存储单元进行一次读写操作，然后指针继续增加。当指针移动到最后一个存储单元后，它又重新回到起始位置继续进行读写操作。由于同步FIFO读写操作同时进行，所以存储器始终处于非空和非满的状态，读写操作可以一直进行。对于异步FIFO系统，有两个
28、独立的控制指针读指针和写指针，读操作和写操作独立运行。然而当存储器存储空间被读空后，若继续读取数据则会造成多读，使一个无用的信号被读出；当存储器存储空间写满后，若继续写入数据则会产生溢出，造成一个有用的数据被覆盖。为了避免这种情况发生，异步FIFO系统对存储器设置了读空和写满两个状态标志。当存储器读空后，读空标志置位，暂停读操作继续读取数据，但仍可以执行写操作；当存储器写满后，写满标志置位，暂停写操作继续写入数据，但仍可以执行读操作。按照此原理，当全局复位信号复位后，异步FIFO应该处于读空状态。由上述原理可以知道，当读指针和写指针不相等时，读写操作互不干扰，异步FIFO处于非空和非满的状态。
29、当读指针和写指针相等时，FIFO要么处于读空状态，要么处于写满状态。那么该怎么判断异步FIFO究竟处于什么样的状态呢？判断的方法有很多，本课题使用读写指针比较的方法，通过额外增加状态标志位来判断究竟是读指针追赶写指针输出读空标志，还是写指针追赶读指针输出写满标志。本课题设计的异步FIFO存储深度为128 bit，那么读写指针应有4个地址位，本设计使用5 bit的读写指针，其最高位作为额外增加的状态标志位，剩下的低4位为地址位。地址位随着相应的读（写）操作的进行依次递增，当读（写）指针由最后一个存储单元重新回到起始位置时状态标志位取反。当读写指针的状态标志位和地址位完全相同时，表明执行了相同次数
30、的读写操作，此时异步FIFO处于读空状态；当读写指针的状态标志位不同，而地址位完全相同时，表明写操作比读操作多进行了一次循环，此时异步FIFO处于写满状态。空满状态的行为描述如下：full = 1 when (wr_addr(4) /= rd_addr(4) and (wr_addr(3 downto 0) = rd_addr(3 downto 0)empty = 1 when (wr_addr(4 downto 0) = rd_addr(4 downto 0)由于空满标志是通过比较同步后的读写指针产生的，那么就可能出现这样的情况：当同步写指针时，实际的写指针可能已经发生了变化，这意味着此时的
31、写指针可能是一个无用的值。这样从读操作的角度来看，就会发生就会发生少写的的现象，也就是异步FIFO判定为读空时，FIFO实际上可能未空，因为写操作可能正在发生，写指针仍在变化，但这从读操作的角度是“看不到的”；同理从写操作的角度来看，也会出现类似的情况，即异步FIFO判定为写满时，FIFO实际上可能未满。上述的情况被称为保守的报告，当FIFO未空时判定FIFO读空，而阻止读操作的继续进行；当FIFO未满时判定FIFO写满，而阻止写操作的继续进行。这种情况从存储器的角度来看，存储器的存储空间好像变小，然而这种情况是毫无坏处的，能很好的避免错误的发生，因为当FIFO真的读空或写满了，而不去阻止读操
32、作或写操作的进行将会出现多读或溢出的错误，影响异步FIFO的性能2。读空、写满状态判定的VHDL设计程序分别见附录。空满标志产生模块的顶层设计电路如图3-7所示，其中empty_cmp模块和full_cmp模块分别是读空标志判定模块和写满标志判定模块。将该顶层电路编译成功后生成的空满标志产生模块如图3-8所示。图3-7 空满标志产生模块顶层电路图图3-8 空满标志产生模块3.5 双端口RAM本课题设计的异步FIFO的存储器是一个存储深度为128 bit，数据宽度为8 bit的双端口RAM，该RAM使用Altera的Mega Wizard Plug-In Manager工具定制，定制主要参数设置过程如下：（1）打开Mega Wizard P
