数字电子技术第23次课时序逻辑电路的设计.docx
- 文档编号:9757146
- 上传时间:2023-02-06
- 格式:DOCX
- 页数:11
- 大小:194.96KB
数字电子技术第23次课时序逻辑电路的设计.docx
《数字电子技术第23次课时序逻辑电路的设计.docx》由会员分享,可在线阅读,更多相关《数字电子技术第23次课时序逻辑电路的设计.docx(11页珍藏版)》请在冰豆网上搜索。
数字电子技术第23次课时序逻辑电路的设计
第23次课时序逻辑电路的设计方法
●本次重点内容:
1、同步时序逻辑电路的设计方法。
2、异步时序逻辑电路的设计方法。
●教学过程
23.1同步时序逻辑电路的设计
一、同步时序逻辑电路的设计方法
设计关键:
根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。
设计步骤:
1.根据设计要求,设定逻辑状态,确定触发器数目和类型。
画出状态转换图。
2.状态化简
3.状态分配,列出状态转换编码表
4.画卡诺图,求出状态方程、输出方程、输出方程。
5.根据驱动方程和输出方程画逻辑图。
6.检查电路有无自启动能力。
二、同步时序逻辑电路的设计举例
例23-1试设计一个同步六进制加法计数器。
解:
设计步骤
(1)根据设计要求,确定状态数,画出状态转换图,确定触发器数目和类型。
六进制计数器有效状态为6个状态,分别用S0,S1,…,S5表示。
状态转换图如图23-1所示:
图23-1同步六进制加法计数器状态转换图
根据式2n≥N>2n–1,可知N=6,n=3,即采用三个触发器。
选用JK触发器。
(2)状态化简。
本例中6个状态都是有效状态。
(3)状态分配,列状态转换编码表。
选用三位自然二进制加法计数编码,列出状态转换编码表。
如表23-1所示。
表23-1同步六进制加法计数器状态转换编码表
状态转换顺序
原态
次态
输出
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
C
S0
0
0
0
0
0
1
0
S1
0
0
1
0
1
0
0
S2
0
1
0
0
1
1
0
S3
0
1
1
1
0
0
0
S4
1
0
0
1
0
1
0
S5
1
0
1
0
0
0
1
(4)求出状态方程,输出方程,推出驱动方程。
根据状态转换编码表,画出各个触发器次态和进位输出C的卡诺图,分别如图23-2(a)、(b)、(c)、(d)所示。
图23-2各个触发器的次态及输出函数C的卡诺图
利用输出函数C的卡诺图可得输出方程为:
Y=Q2nQ0n
同样用卡诺图法化简可以得到各触发器的状态方程为:
将状态方程和JK触发器的特性方程进行比较:
经过整理得驱动方程:
(5)根据驱动方程和输出方程画出逻辑电路图,如图23-3所示。
图23-3同步六进制加法计数器逻辑图
(6)检查电路能否自启动。
电路有两个无效状态110和111,将两个无效状态代入状态方程中得出它们的次态分别为111和100。
这说明一旦电路进入无效状态时,只要再输入计数脉冲CP,电路便回到有效状态循环中。
因此,设计的同步六进制加法计数器具有自启动能力。
例23-2设计一个脉冲序列为10100的序列脉冲发生器。
解:
设计步骤
(1)根据设计要求设定状态,画出状态转换图。
由于串行输出Y的脉冲序列为10100,故电路应有5个状态,即N=5,它们分别用S0,S1,…,S4表示。
输入第一个时钟脉冲CP时,状态由S0转到S1,输出Y=1:
输入第二个CP时,状态由S1转为S2,输出Y=0;其余依次类推。
根据式2n≥N>2n–1可知,在N=5时,n=3,所以可选用3个JK触发器,该时序电路的状态转换图如23-4所示。
图23-4例23-2状态转换图
(2)状态分配,采用三位二进制代码,列出状态转换编码表,见表23-2。
表23-2例23-2状态转换编码表
状态转换顺序
原态
次态
输出
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
Y
S0
0
0
0
0
0
1
1
S1
0
0
1
0
1
0
0
S2
0
1
0
0
1
1
1
S3
0
1
1
1
0
0
0
S4
1
0
0
0
0
0
0
(3)求输出方程、状态方程和驱动方程。
根据状态转换编码表,画出各触发器次态和输出函数的卡诺图,如图23-5所示。
图23-5各个触发器的次态及输出函数Y的卡诺图
利用输出函数Y的卡诺图可得输出方程为:
同样用卡诺图法化简可以得到各触发器的状态方程为:
将状态方程和JK触发器的特性方程进行比较:
经过整理得驱动方程:
(5)根据驱动方程和输出方程画出逻辑电路图,如图23-6所示。
图23-6例23-2逻辑电路
(6)检查电路能否自启动。
列无效状态转换表,见表23-3。
表23-3例23-2的无效状态转换表
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
Y
1
0
1
0
1
0
0
1
1
0
0
1
0
0
1
1
1
0
0
0
0
由表23-3可知,电路有三个无效状态101、110和111,将三个无效状态代入状态方程中得出它们的次态分别为010、010和000。
这说明一旦电路进入无效状态时,只要再输入计数脉冲CP,电路便回到有效状态循环中。
因此,所设计的序列脉冲发生器具有自启动能力。
﹡23.2异步时序电路的设计
步骤:
1、由状态编码表画触发器输出波形图。
2、有波形图确定各触发器的时钟。
3、计算驱动端的表达式。
4、画逻辑电路图。
5、验证能否自启动。
例23-3:
设计异步五进制加法计数器。
1、确定触发器的个数和类型,列状态编码表。
根据设计要求,列出状态编码表,见表23-4
表23-4异步五进制加法计数器状态编码表
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q1n+1
C
0
0
0
0
0
1
0
0
0
1
0
1
0
0
0
1
0
0
1
1
0
0
1
1
1
0
0
0
1
0
0
0
0
0
1
由状态编码表可知,电路有5个有效状态,要用3个触发器,选用JK触发器,下降沿触发。
因为从波形图中分析状态变化更直观,所以可由状态编码表23-4,画出输出波形图,如图23-7所示。
图23-7异步五进制加法计数器输出波形图
2、触发器时钟的确定:
设3个JK触发器的时钟分别为CP0、CP1、CP2,各触发器的时钟方程为:
3、写出输出方程,推导驱动方程。
进位输出端表达式即输出方程为:
Y=Q2n
图23-8JK触发器的状态转换图
分析异步五进制加法计数器状态编码表23-4和JK触发器的状态转换图23-8,可列出异步五进制加法计数器状态驱动表,见表23-5
表23-5异步五进制加法计数器状态驱动表
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
J2
K2
J0
K0
0
0
0
0
0
1
0
×
1
×
0
0
1
0
1
0
0
×
×
1
0
1
0
0
1
1
0
×
1
×
0
1
1
1
0
0
1
×
×
1
1
0
0
0
0
0
×
1
0
×
并把Q2nQ1nQ0n为101,110,111状态作任意项处理,画出卡诺图,如图23-9所示。
图23-9J2、K2、J0、K0的卡诺图
利用卡诺图法化简,可以得到J0,K0,J2,K2的驱动方程,J0=
K0=1;J2=Q1nQ0n,K2=1,结合分析得出J1=K1=1,因此触发器的驱动方程为:
4、画逻辑电路图,如图23-10所示。
图23-10异步五进制加法计数器逻辑电路
5、检查电路能否自启动。
列无效状态转换表,见表23-6。
表23-6异步五进制加法计数器的无效状态转换表
Q2n
Q1n
Q0n
Q2n+1
Q1n+1
Q0n+1
1
0
1
0
1
0
1
1
0
0
1
0
1
1
1
0
0
0
由无效状态转换表23-28可知,所设计的异步五进制加法计数器具有自启动能力。
作业:
1、第6章思考题与习题:
题6.4:
1,2
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 数字 电子技术 23 课时 逻辑电路 设计