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电子技术基础第五版课后答案
第一章数字逻辑习题
1.1数字电路与数字信号
1.1.2图形代表的二进制数
010110100
1.1.4一周期性数字波形如图题所示,试计算:
(1)周期;
(2)频率;(3)占空比例
MSB——IILSB
0121112(ms)
解:
因为图题所示为周期性数字波,所以两个相邻的上升沿之间持续的时间为周期,T=10ms
频率为周期的倒数,f=1/T=1/0.01s=100HZ
占空比为高电平脉冲宽度与周期的百分比,q=1ms/10ms*100%=10%
1.2数制
41.2.2将下列十进制数转换为二进制数,八进制数和十六进制数(要求转换误差不大于2
(2)127(4)2.718
解:
(2)(127)D=27-1=(10000000)B-仁(1111111)B=(177)O=(7F)H
(4)(2.718)D=(10.1011)B=(2.54)0=(2.B)H
1.4二进制代码
1.4.1将下列十进制数转换为8421BCD码:
(1)43(3)254.25
解:
(43)D=(01000011)BCD
1.4.3试用十六进制写书下列字符繁荣ASCH码的表示:
P28
(1)+
(2)@(3)you(4)43
解:
首先查出每个字符所对应的二进制表示的ASCH码,然后将二进制码转换为十六进制
数表示。
(1)“+”的ASCH码为0101011,则(00101011)B=(2B)H
(2)@的ASCn码为1000000,(01000000)B=(40)H
(3)you的ASCn码为本1111001,1101111,1110101对应的十六进制数分别为79,6F,75
(4)43的ASCn码为0110100,0110011,对应的十六紧张数分别为34,33
1.6逻辑函数及其表示方法
1.6.1在图题1.6.1中,已知输入信号A,B'的波形,画出各门电路输出L的波形。
解:
(a)为与非,(b)为同或非,即异或
2.1.1用真值表证明下列恒等式
(3)ABABAB(A®B)=AB+AB
解:
真值表如下
A
B
AB
AB
AB
AB
AB+AB
0
0
0
1
0
1
1
0
1
1
0
0
0
0
1
0
1
0
0
0
0
1
1
0
0
1
1
1
由最右边2栏可知,AB与AB+AB的真值表完全相同。
2.1.3用逻辑代数定律证明下列等式
⑶AABCACD(CD)EACDE
解:
AABCACD(CD)E
A(1BC)ACDCDE
AACDCDE
ACDCDE
ACDE
2.1.4用代数法化简下列各式
(3)ABC(BC)
解:
ABC(BC)
(ABC)(BC)
ABACBBBCCBC
ABC(ABB1)
ABC
⑹(AB)
(AB)
(AB)(AB)
解:
(AB)
(AB
i)(AB)(AB)
ABA
B(A
B)(AB)
BAB
Ab
ABB
AB
Ab
(9)ABCD
ABD
BCDABCBD
BC
解:
abcd"
ABD
BCDABCBD
BC
ABC(D
D)AE
IDBC(DC)
B(ACADC
D)
B(AC
AD)
B(AC
D)
ABBC
BD
2.1.7画出实现下列逻辑表达式的逻辑电路图,限使用非门和二输入与非门
(1)LABAC
⑵LD(AC)
⑶L(AB)(CD)
222已知函数L(A,B,C,D)的卡诺图如图所示,试写出函数
L的最简与或表达式
tActab\
So
01
11
10
00
1
1
m
1
11
1
10
1
1
1
解:
L(A,B,C,D)BCDBCDBCDABD
2.2.3用卡诺图化简下列个式
(1)ABCDABCDABADABC
解:
ABCDABCDABADABC
ABCDABCD
AB(CC)(DD)AD(BB)(CC)ABC(DD)
ABCDABCD
ABCDABCDABCDABCDABCD
m(0,2,4,6,9,13)d(1,3,5,7,11,15)
(6)L(A,B,C,D)
LAD
(7)L(A,B,C,D)m(0,13,14,15)d(1,2,3,9,10,11)
解:
LADACAB
224已知逻辑函数LABBCCA,试用真值表,卡诺图和逻辑图(限用非门和与非
门)表示
解:
1>由逻辑函数写出真值表
A
B
C
L
0
0
0
0
0
0
1
1
0
1
0
1
0
1
1
1
1
0
0
1
1
0
1
1
1
1
0
1
1
1
1
0
2>由真值表画出卡诺图
3>由卡诺图,得逻辑表达式LABBCAC
用摩根定理将与或化为与非表达式
LABBC7CaBBCAC
4>由已知函数的与非-与非表达式画出逻辑图
:
卜
11
21
!
>
&
□
第三章习题
3.1MOS逻辑门电路
3.1.1根据表题3.1.1所列的三种逻辑门电路的技术参数,试选择一种最合适工作在高噪声
环境下的门电路。
表题3.1.1逻辑门电路的技术参数表
VoH(min)/V
VOL(max)/V
VlH(min)/V
^/Il(max)/V
逻辑门A
2.4
0.4
2
0.8
逻辑门B
3.5
0.2
2.5
0.6
逻辑门C
4.2
0.2
3.2
0.8
解:
根据表题3.1.1所示逻辑门的参数,以及式(3.1.1)和式(3.1.2),计算出逻辑门A的高电平和低电平噪声容限分别为:
VnHA=V°H(min)——Vh(min)=2.4V—2V=0.4V
NLA(max)=VlL(max)^/°L(max)=0.8V—0.4V=0.4V
同理分别求出逻辑门B和C的噪声容限分别为:
VnHB=1V
Vnlb=0.4V
VnHC=1V
Vnlc=0.6V
电路的噪声容限愈大,其抗干扰能力愈强,综合考虑选择逻辑门c
3.1.3根据表题3.1.3所列的三种门电路的技术参数,计算出它们的延时-功耗积,并确定哪一种
逻辑门性能最好
表题3.1.3逻辑门电路的技术参数表
tpLH/ns
tpHL/ns
PD/mW
逻辑门A
1
1.2
16
逻辑门b
5
6
8
逻辑门c
10
10
1
解:
延时-功耗积为传输延长时间与功耗的乘积,即
DP=tpdPD
根据上式可以计算出各逻辑门的延时-功耗分别为
tpLHtpHL(11.2)ns"12
DPa=R=*16mw=17.6*10J=17.6PJ
22
同理得出:
DPb=44PJDPc=10PJ,逻辑门的DP值愈小,表明它的特性愈好,所以逻辑门C的性能最好.
3.1.5为什么说74HC系列CMOS与非门在+5V电源工作时,输入端在以下四种接法下都属于逻辑0:
(1)输入端接地;
(2)输入端接低于1.5V的电源;(3)输入端接同类与非门的输出低电压0.1V;⑷输入端接10kQ的电阻到地.
解:
对于74HC系列CMOS门电路来说,输出和输入低电平的标准电压值为:
V°l=0.1V,Vil=1.5V,因此有:
(1)Vi=0 ⑵Vi<1.5V=ViL,属于逻辑门0 (3)Vi<0.1 ⑷由于CMOS管的栅极电流非常小,通常小于1uA,在10kQ电阻上产生的压降小于10mV即 Vi<0.01V 3.1.7求图题3.1.7所示电路的输出逻辑表达式. 解: 图解3.1.7所示电路中L仁AB,L2=BC丄3=D丄4实现与功能,即L4=L1? L2? L3,而 L=L4gE,所以输出逻辑表达式为L=ABgBCgDgE 3.1.9图题3.1.9表示三态门作总线传输的示意图,图中n个三态门的输出接到数据传输总 线,D1,D2,……Dn为数据输入端,CS1,CS2……CSn为片选信号输入端試问: (1)CS信号如何进行控制,以便数据D1,D2,……Dn通过该总线进行正常传输; (2)CS信号能否有两个或两个以上同时有效? 如果出现两个或两个以上有效,可能发生什么情况? (3)如果所有CS信号均无效,总线处在什么状态? 解: (1)根据图解3.1.9可知片选信号CS1,CS2……CSn为高电平有效,当CSi=1时第i个三态门被选中,其输入数据被送到数据传输总线上,根据数据传输的速度,分时地给CS1, CS2……CSn端以正脉冲信号,使其相应的三态门的输出数据能分时地到达总线上 (2)CS信号不能有两个或两个以上同时有效,否则两个不同的信号将在总线上发生冲突,即总 线不能同时既为0又为1. (3)如果所有CS信号均无效,总线处于高阻状态. 3.1.12试分析3.1.12所示的CMOS电路,说明它们的逻辑功能 一丘 EB t—i 1— 1 ■1 Tn u A L \17 B n ■ 1 u \17 A (C) (D) 解: 对于图题3.1.12(a)所示的 CMOS电路,当EN=0时, TP2和Tn2均导通,TP1和TN1 构成的反相器正常工作,L=A,当EN=1时,TP2和TN2均截止,无论A为高电平还是 低电平,输出端均为高阻状态,其真值表如表题解非门,其表示符号如图题解3.1.12(a)所示。 3.1.12所示,该电路是低电平使能三态 图题3.1.12(b)所示CMOS电路,EN=0时,Tp2导通,或非门打开, Tp1和Tn1构成反 相器正常工作,L=A;当EN=1时,TP2截止,或非门输出低电平,使 TN1截止,输出端 处于高阻状态,该电路是低电平使能三态缓冲器,其表示符号如图题解 3.1.12(b)所示。 同理可以分析图题3.1.12(c)和图题3.1.12(d)所示的CMOS电路,它们分别为高 电平使能三态缓冲器和低电平使能三态非门,其表示符号分别如图题3.1.12(c)和图题 3.1.12(d)所示。 |m- A L 0 0 1 0 1 0 1 0 高阻 1 1 3.1.12(a) 丽 A L 0 0 0 0 1 1 322为什么说TTL与非门的输入端在以下四种接法下,都属于逻辑1: (1)输入端悬空; (2)输入端接高于2V的电源;(3)输入端接同类与非门的输出高电压3.6V;(4)输入端 接10kQ的电阻到地。 解: (1)参见教材图3.2.4电路,当输入端悬空时,「管的集电结处于正偏,Vcc作用于Ti的集电结和T2,T3管的发射结,使T2,T3饱和,使T2管的集电极电位 Vc2=Vces2+Vbe3=0.2+0.7=0.9V,而T4管若要导通VB2=Vc2刃BE4+Vd=0.7+0.7=1.4V,故T4截止。 又因T3饱和导通,故与非门输出为低电平,由上分析,与非门输入悬空时相当于输入逻辑1。 (2)当与非门输入端接高于2V的电源时,若T1管的发射结导通,则VBE1为.5V,T1管的 基极电位VB呈+C仁2.5V。 而VB1迄1V时,将会使T1的集电结处于正偏,T2,T3处于饱 和状态,使T4截止,与非门输出为低电平。 故与非门输出端接高于2V的电源时,相当于 输入逻辑1。 (3)与非门的输入端接同类与非门的输出高电平3.6V输出时,若T1管导通,则 VB1=3.6+0.5=4.1。 而若VB1>2.1V时,将使「的集电结正偏,T2,T3处于饱和状态,这时VB1被钳位在2.4V,即「的发射结不可能处于导通状态,而是处于反偏截止。 由 (1) (2), 当VB1多.1V,与非门输出为低电平。 (4)与非门输入端接10kQ的电阻到地时,教材图3.2.8的与非门输入端相当于解3.2.2图 RI 所示。 这时输入电压为Vi=尺"尺匕(Vcc-Vbe)=10(5-0.7)/(10+4)=3.07V。 若「导通, 则Vbi=3.07+Vbe=3.07+0.5=3.57V。 但Vbi是个不可能大于2.1V的。 当Vbi=2.1V时,将使T1管的集电结正偏,T2,T3处于饱和,使Vbi被钳位在2.1V,因此,当Ri=10kQ时,T1将处于截止状态,由 (1)这时相当于输入端输入高电平。 Rb 4k 323设有一个74LS04反相器驱动两个74ALS04反相器和四个74LS04反相器。 (1)问驱动门是否超载? (2)若超载,试提出一改进方案;若未超载,问还可增加几个74LS04 门? 解: (1)根据题意,74LS04为驱动门,同时它有时负载门,负载门中还有74LS04。 从主教材附录A查出74LS04和74ALS04的参数如下(不考虑符号) 74LS04: |oL(max)=8mA,IOH(max)=0.4mA;Iih(max)=0.02mA. 4IIL(max)=4 0.4mA=1.6mA, 4|IH(max)=4 0.02mA=0.08mA 2|IL(max)=2 0.1mA=0.2mA, 2IIH(max)=2 0.02mA=0.04mA 4个74LS04的输入电流为: 2个74ALS04的输入电流为: O ①拉电流负载情况下如图题解3.2.3(a)所示,74LS04总的拉电流为两部分,即4个 74ALS04的高电平输入电流的最大值4lIH(max)=0.08mA电流之和为0.08mA+0.04mA=0.12mA.而74LS04能提供0.4mA的拉电流,并不超载。 ②灌电流负载情况如图题解3.2.3(b)所示,驱动门的总灌电流为1.6mA+0.2mA=1.8mA. 而74LS04能提供8mA的灌电流,也未超载。 (2)从上面分析计算可知,74LS04所驱动的两类负载无论书灌电流还是拉电流均未超 3.2.4图题3.2.4所示为集电极门74LS03驱动5个CMOS逻辑门,已知OC门输管 截止时的漏电流=0.2mA;负载门的参数为: =4V,=1V,==1A试计算上拉电阻的值。 474mB 从主教材附录A查得74LS03的参数为: Voh(min)=2.7V,Vol(max)=0.5V,loL(max)=8mA.根据式(3.1.6)形式(3.1.7)可以计算出上拉电阻的值。 灌电流情况如图题解3.2.4(a)所示, 0.001mA=0.005mA,有 74LS03输出为低电平,lIL(totai)=5IIL=5 VdDVoL(max)(54)V Rp(min)==0.56K IOL(max)IIL(total) 拉电流情况如图题解3.2.4(b)所示,74LS03输出为高电平, Iih(total)=5Iih=50.001mA=0.005mA 由于VOH(min) RP(max)=VDDVOH(m^=(54)V=4.9K loL(total)IIH(total) 综上所述,Rp的取值范围为0.564.93.6.7设计一发光二极管(LED)驱动电路,设LED的参数为Vf=2.5V,|d=4.5Ma;若Vcc=5V,当LED发亮时,电路的输出为低电平,选出集成门电路的型号,并画出电路图. 解: 设驱动电路如图题解3.6.7所示,选用74LSO4作为驱动器件,它的输出低电平电流 |OL(max)=8mA,VoL(max)=0.5V,电路中的限流电阻 VccVfVol(max)(52.50.5)V R==444Q Id4.5mA Vcc 第四章组合逻辑习题解答 4.1.2组合逻辑电路及输入波形(A.B)如图题4.1.2所示,试写出输出端的逻辑表达式并画出输出波形。 LABABAeB 首先将输入波形分段,然后逐段画出输出波形。 当A.B信号相同时,输出为1,不同时,输出为0,得到输出波形。 TLFLriJ- 如图所示 4.2.1试用2输入与非门设计一个3输入的组合逻辑电路。 当输入的二进制码小于3时,输出为0;输入大于等于3时,输出为1。 解: 根据组合逻辑的设计过程,首先要确定输入输出变量,列出真值表。 由卡诺图化简 得到最简与或式,然后根据要求对表达式进行变换,画出逻辑图 1)设入变量为A.B.C输出变量为L,根据题意列真值表 ABCL 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 2)由卡诺图化简,经过变换得到逻辑表达式 LABCA*BC 3)用2输入与非门实现上述逻辑表达式 4.2.7某足球评委会由一位教练和三位球迷组成,对裁判员的判罚进行表决。 当满足以 下条件时表示同意;有三人或三人以上同意,或者有两人同意,但其中一人是叫教练。 试用2输入与非门设计该表决电路。 解: 1)设一位教练和三位球迷分别用A和B.C.D表示,并且这些输入变量为1时表示同意,为0时表示不同意,输出L表示表决结果。 L为1时表示同意判罚,为0时表示不同意。 由此列出真值表 输入输出 ABCDL 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 1 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 2)由真值表画卡诺图 由卡诺图化简得L=AB+AC+AD+BCD 由于规定只能用2输入与非门,将上式变换为两变量的与非一一与非运算式 LAB*AC*AD*BCDAB*AC*AD*B*CD 3)根据L的逻辑表达式画出由2输入与非门组成的逻辑电路 4.3.3判断图所示电路在什么条件下产生竞争冒险,怎样修改电路能消除竞争冒险 解: 根据电路图写出逻辑表达式并化简得LA*BBC 当a=0,C=1时,LBB有可能产生竞争冒险,为消除可能产生的竞争冒险, 4.4.4试用74HC147设计键盘编码电路,十个按键分别对应十进制数0〜9,编码器的输出 为8421BCD码。 要求按键9的优先级别最高,并且有工作状态标志,以说明没有按键按下和按键0按下两种情况。 解: 真值表 A 出 瓦 & £ £ A B C D GS 1 ! 1 1 1 1 1 1 1 1 1 V 0 0 U I 1 X 1M X X X X X X X G 1 0 0 1 ■ 1 II i X tX M 34: M- X X 3C 0 1 1 Q 0 • ii li * 1 X 1 ;X X X X X X 0 1 1 0 1 1 1 V * 1 X 1 ;X X X M e 1 1 1 0 ) 1 0 1 I 1 1 X : X X X X 0 1 1 1 1 a 1 0 i 1 1 X ! 冥 ・X M 0 1 1 1 1 1 0 1 0 0 H 1 L X ix X Q 1 1 1 1 1 1 0 « 1 i i 1 X k : JC 0 1 1 1 1 1 1 1 0 • 1 « 4 ii 1 翼 ;0 1 1 t 1 1 1 1 1 0 Q 0 i ii'V i 9' : 1 I t i 一丄一 …L - 0 0 0 ■ V 1 f■ 电路图 F=ABC+ASC+ABC-HJiBC 446用译码器74HC138和适当的逻辑门实现函数 解: 将函数式变换为最小项之和的形式 f=珏科违补旺机址匚=rrio十也+血+nii 将输入变量A、B、C分别接入、‘、「仁端,并将使能端接有效电平。 由于74HC138 是低电平有效输出,所以将最小项变换为反函数的形式 L=耳”而,忑”乔-Yo.Y斗■Ye-Yt 在译码器的输出端加一个与非门,实现给定的组合函数。 1-5V- 匚 4.4.14七段显示译码电路如图题4.4.14(a)所示,对应图题4.4,14(b)所示输人波 形,试确定显示器显示的字符序列 解: 当LE=0时,图题4,4。 14(a)所示译码器能正常工作。 所显示的字符即为A2A2A1A 所表示的十进制数,显示的字符序列为0、1、6、9、4。 当LE由0跳变1时,数字4被锁存,所以持续显示4。 4.4.19试用4选1数据选择器74HC15矿生逻辑函数L(A,B,C)m(1,2,6,7). 解: 74HC153勺功能表如教材中表解
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