最新DARM的基本工作原理.docx

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最新DARM的基本工作原理

DARM的基本工作原理

DARM的基本工作原理

林振华  内容头导览：

｜前言｜DRAM的工作原理｜记忆单元｜感应放大器｜

前言

由于信息科技的带动使得半导体内存的技术突飞猛进，尤其这三十几年来DRAM由最早期的1KDRAM到目前的512MDRAM不论是记忆容量的增加、访问速度的提升、每单位位的成本降低等改变速度都非常快速，因此DRAM的相关技术无疑已经是半导体技术的领先指标了。

然而，自4KDRAM改用单一晶体管+电容的记忆单元结构以来基本记忆单元（MemoryCell）的结构特性并未改变太多，因此虽然目前记忆容量已经增加到512M以上，然而DRAM的基本工作原理仍然是没有太大改变。

DRAM的工作原理

DRAM的结构

MOSDRAM的标准架构如图1所示，每个记忆单元可储存一个位的数字数据"0"或"1"，记忆单元藉由行（row）与列（column）方式的排列形成二次元数组，假设由n行和m列的记忆单元所排列成的二次元数组时可以构成n×m=N位内存。

当数据写入或由记忆单元中读取时，是将记忆单元的地址输入行和列地址缓冲器（addressbuffer），并利用行译码器（rowdecoder）选择n条字符线（wordline）中特定的一条，每一条字符线会与m条位线（bitline）和m位的记忆单连接，位线与记忆单元之间具有一个感应放大器放大储存在记忆单元中的讯号，因此m条位线具有m个感应放大器（senseamplifier）。

当选择字符线之后，列译码器（columndecoder）会选择m条位线其中的一条，被选择的位线之感应放大器透过数据输出入线（I/O线）与输出入线路连接，然后根据控制线路的指令进行数据读取或写入。

其中，输出入线路是由输出预放大器、输出主放大器和数据输入缓冲器等线路所构成。

根据以上的介绍DRAM的基本架构包括：

˙排列成二次元数组的记忆单元。

˙感应放大器。

˙地址缓冲器（行/列）及地址译码器（行和列）。

˙输出预放大器、输出主放大器和输入缓冲器等输出入线路。

˙控制线路等。

而数据的传输路径则是藉由字符线、位线、数据输出入线（I/O线）等路径进行传递。

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记忆单元

记忆单元的基本结构

自4KDRAM之后，DRAM记忆单元的结构便是由一个晶体管和一个电容所构成。

虽然后来陆续提出一些新的DRAM记忆单元结构，但是不论组件数目或是线路数目方面，都比1个晶体管+1个电容的结构复杂，因此即使64~256MDRAM仍继续使用这种结构的记忆单元。

构成一位的记忆单元必须具有下列部份：

˙储存数据的电容

˙启动记忆单元的字符线

˙由记忆单元读写数据的位线

因此1晶体管+1电容型的记忆单元是具有上述三个部份的最简单结构。

其等效线路如图2（a）所示，目前构成记忆单元中所用的晶体管大部分是n通道MOS的晶体管（nMOS），构成电容的两个电极中施加电压的电极称为cellplate，另一边用来储存数据的电极则称为储存节点（storagenode）。

记忆单元中的MOS晶体管又特别称为转移闸极（transfergate），这种记忆单元的主要特征为：

˙因为组件和线路的数目少，所以记忆单元所占的面积很小，可以容易地达到高集积度。

˙由于记忆单元本身没有放大功能，为了侦测位在线的微小讯号，因此必须额外具有感应放大器。

˙读取时，储存在电容中的电荷会消失，因此读取之后必须进行再写入的动作。

˙储存在电容中的电荷会因为漏电流而逐渐消失，因此必须周期性地进行再写入（refresh）的动作。

典型1MBDRAM所用的twinwellCMOS，三层多晶硅（polysilicon）和一层铝导线制程所形成1晶体管+1电容的记忆单元结构如图2（b）及图2（c）所示，这种记忆单元的结构称为平面型记忆单元，图2（b）是六个记忆单元的平面图，图2（c）则是平面图中A-A'直线的横截面。

记忆单元中，是由第一层多晶硅（polyI）构成电容的cellplate、第二层多晶硅（polyⅡ）构成字符在线n信道MOS的转移闸极，储存的数据是以电荷的形式储存在电容中，数据的读写则是藉由第三层多晶硅（polyⅢ）所形成的位线来控制。

为了降低polyⅢ所形成的位线电阻，有时位线的材料会使用高熔点金属的硅化物和多晶硅所形成的二层结构。

字符线是由polyⅡ和重迭的铝导线所构成，并控制polyⅡ和铝导线之间的间隔使其导通，字符线的电阻越小，则讯号传输的速度越快。

施加在cellplate上的电压为1/2电源电压（Vcc/2）。

虽然图2（a）记忆单元的等效线路非常简单，但是如果要提高DRAM的集积度并降低成本，必须设法不断地提升记忆单元的制程技术；因此，完成记忆单元的制程技术开发之后，几乎便完成了DRAM制程开发的70%~80%工作。

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图21晶体管+1电容型的记忆单元

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图2（b）平面图（省略AI导线）

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记忆单元的基本动作

记忆单元的基本动作可分为储存数据、写入数据及读取数据三种。

nMOS的水库模型

DRAM的记忆单元是由MOS晶体管和电容所构成，晶体管的主要功能就如同开关控制电荷讯号写入电容，或是由电容中读出，电容的主要目的则是存取电荷。

为了简单说明起见，记忆单元中的nMOS闸极相当于水库的水门用来控制水的进出，储存在电容中的电子相当于水库中的水，而电子的电位则相当于水位的高低。

图3（a）是nMOS的等效线路，图3（b）是横截面图，图3（c）~（g）是源极（source）、闸极（gate）下方和汲极的电子电位，当源极电位（VS）和汲极电位（VD）分别为0V和5V时，由于电子带负电因此在5V端的电子位能反而较低；根据上述的水库模型，可以将源极视为水位较高，而汲极水位较低的两个水源。

当闸极电压VG为0V时，如图3（c）闸极的位能比源极高出VTH，因此电子无法由源极流到汲极，就好像水（电子）被水门（闸极）截断而无法流动。

当施加正电压于闸极时，闸极下方的电子电位开始降低，当闸极电位降到与源极电位相等时，如图3（d）电子开始可以由源极流向汲极，使闸极电位与源极电位相等的外加电压VG定义为nMOS的临界电压（VTH）。

因此，当闸极电压开始增加时就如同水门开始打开让水由高水位（源极）流到低水位（汲极）的情形一样。

图3（e）和（f）为闸极电压VG满足0≦VG-VTH≦VD的条件时，闸极下方的电位介于源极电位和汲极电位之间，此时如同水门半开的情形，因此水（电子）可以由源极流到汲极。

图3（g）是闸极VG满足VG-VTH=VD的条件时，这时由于闸极电位与汲极电位相等，如同水门全开的情形，如果VG进一步增加使得VG-VTH≧VD时，称为三极管区域。

如上述，nMOS的闸极就如同水门一样，可以藉由外加电压的大小，控制电子由高电位的源极流到低电位的汲极。

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记忆单元的水池模型

记忆单元中nMOS的工作原理可用前述的水库模型来说明，而电容则可以用图4的水池模型来说明。

电容可视为是用来储存电子（水）的水池，位线则相当水池的水道，字符线则用来控制水库的水门（晶体管闸极）。

以下利用上述的水池模型来说明记忆单元的数据储存、数据写入和数据读取三个基本动作（电源电压Vcc=5V）。

储存数据

数据储存的情形如图5所示，当水门关闭时（字符线0V），水池中的水无法流出水池，外面的水也无法流入，储存在水池中的水位维持不变，因此能达到储存数据的功能，水池中水位的高低可以用来表示二进制的"0"或"1"。

由于电子带负电因此处于正电位的电子电位较低，所以电位为0V时相当于水池满水位的高水位状态，可用来代表二进制的"0"（"L"）。

当电位为5V时，相当于水池中没有水的低水位状态，可用来代表二进制的"1"（"H"）。

当水门关闭，水道（位线）的水位对于水池没有影响，电容电位可以维持不会受到改变，因此可以用来储存资料。

数据写入记忆单元的动作

数据写入记忆单元的动作如图6所示，可分为写入"0"的情形和写入"1"的情形两种，图6（a）为写入"0"的情形，图6（b）则为写入"1"的情形。

将"0"写入记忆单元中的顺序如下：

t1：

根据之前的资料，水池可能为满或空的状态。

t2：

将水道水位上升到全满，相当于低电位状态（电位为0V）。

t3：

然后利用字符线控制（字符线6V）将水门打开，由于水道水位全满为高水位状态，因此水道中的水会流入水池将水池填满，使水池成为高水位（低电位状态"0"）。

实际的操作顺序也可先打开水门之后，再提升水道中水位进行写入的动作。

将"1"写入记忆单元中的顺序如下：

t1：

根据之前的资料，水池可能为满或空的状态。

t2：

将水道的水位下降到空的状态，相当于高电位状态（电位为5V）。

t3：

然后利用字符线控制（字符线6V）将水门打开，由于水道水位全空为低水位状态，因此水池中的水会流到水道，使水池全空成为低水位（高电位状态"1"）。

写入"1"的顺序最好遵照上述t2和t3的顺序，如果写入"1"，Vcc=5V的电位时，水门必须全开到与水道的水位相等，因此字符线的"H"电位必须高于Vcc+VTH（VTH为晶体管的临界电压），这种情形称为字符线升压。

由图6（a）可知，写入"0"时不需要字符线升压，但是写入"1"时，如果字符线的"H"电位只有Vcc而水池原本为满水位时，即使水门打开让经由水道流走，最后仍会剩下VTH部份水位的水残留，无法让水池的水完全流光。

此时写入"1"的电位减少了VTH只有Vcc-VTH。

因此，字符线升压是DRAM的重要线路技术。

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图片7.jpg

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图6记忆单元的写入动作

记忆单元的读取动作

由记忆单元中读取数据的动作如图7，图中所介绍的是1MDRAM以后所使用的位线（1/2）Vcc预充电技术，图7（a）为读取"0"的动作，图7（b）为读取"1"的动作。

读取动作较写入步骤复杂，由于水道（位线）的电容量CB（CB=250~300fF）大于水池（电容）的容量（Cs=30~40fF），且水道中的水量比水池的水多，因此打开水门读取数据时，很容易发生水由水道倒灌水池的现象。

读取"0"时的顺序如下：

t1：

水池水位全满（电位0V），水道的水位先预设在2.5V。

t2：

打开水门（字符线6V），水池的水流到水道，由于水池中的水量很小，因此只能造成水道的水位微幅上升；当水门打开之后，水道中的电位会变成2.3V左右。

水位的变化为：

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因此，当感应放大器侦测到水道的水位产生Δ0的变化时，便可以辨别出水池中的数据为"0"，

读取"1"时的顺序如下：

t1：

水池水位全空（电位5V），水道的水位先预设在2.5V。

t2：

打开水门（字符线6V），水道的水流到水池，使得水道的水位下降，水道电位变成2.7V左右。

水位的变化为：

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因此，当感应放大器侦测到水道的水位产生Δ1的变化时，便可以辨别出水池中的数据为"1"。

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记忆单元的读取电压

DRAM记忆单元的基本结构是由1晶体管+1电容所构成，记忆单元的等效电路如图8。

如上述，DRAM由记忆单元读取数据时，主要是藉由位线的电压变化经感应放大器辨别记忆单元中储存为"0"或"1"的讯号，读取数据时所需要的读取电压，可以由记忆单元的等效电路求出。

假设记忆单元的电容量Cs，位线的floating电容量为CB。

当写入"1"或"0"到记忆单元时，储存节点的电位VSN为Vcc或是0；Cellplate的电位为VCP，位线的电位为VBL，所以Cs和CB储存的电荷量和为：

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如果位线维持floating状态，传移闸极为on的状态时（字符线WL的电位会大于VBL+VTH），储存节点和位线的电位为VSN'=VBL'，电荷量的和为：

图片13.jpg

...............

（2）

读取时的位线电位的变化为ΔVBL时，根据式

（1）和

（2）：

图片14.jpg

由上式可知ΔVBL与cellplate的电位VCP无关。

˙当位线的预充电电位VBL=Vcc时，

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˙如果位线的预充电电位VBL=（1/2）Vcc时，

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位线的电位变化如图8所示。

实际上DRAM工作时，位线电位变化尚未完全结束，感应放大器便已经开始辨别讯号电压，因此感应放大器判别的讯号电压实际上为：

图片17.jpg

由于感应放大器实际判别的讯号电压是位线未改变完全的电压，因此必须乘上补偿系数η，η一般在0.6~0.9的范围之内。

由式（6）可知，CB/CS的值决定讯号电压ΔVBL的大小，CB/CS的值越小时，位线的读取电压ΔVBL越小，通常CB/CS的值约为10左右；因此，感应放大器可辨别的电压ΔVBL=200mV。

由于感应放大器所能辨别的讯号电压为200mV，为了侦测微小讯号，DRAM的记忆单元必须具有放大功能的感应放大器线路。

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感应放大器

感应放大器的特性要求

感应放大器主要是用来辨别位线讯号的电压变化，以判别记忆单元中所储存的数据，因此感应放大器必须具备下列特性：

˙可以侦测微小的电压差。

˙工作速度快。

˙工作电压的范围大。

˙消耗电力小。

˙面积小。

随着DRAM的容量的增加和组件的缩小，连带地必须设法提升感应放大器的性能才能维持组件的正常运作。

如果是1晶体管+1电容型的记忆单元时，当打开字符线读取储存的"1"或"0"数据时，根据式（5）位线电位差为：

图片19.jpg

ΔV值相当于感应放大器的输入电压，为了增加感应放大器的输入电压大小，所以必须尽量降低CB/CS的比值。

但是，当记忆容量增加使得DRAM的位数增加时，会增加位线电容CB使得ΔV的值减少。

而且随着线宽缩小，电源电压Vcc也变小，所以实际上的ΔV值会越来越小，因此如果要提高DRAM的容量，需要可以辨别最小输入电压的感应放大器。

此外，感应放大器的灵敏度与第2项要求的工作速度特性有关，一般而言，如果速度增加时，感应放大器的灵敏度会变差。

第3、4、5项的特性与制程技术和电路设计有关，当位数增加时，感应放大器的数目也会增加，为了降低消耗功率，必须改用动态型线路而非定电流的设计。

而为了减少感应放大器的占有面积，必须尽量采用简单的线路设计（组件数目少的线路）。

为了线路的稳定性着想，感应放大器不能对电源电压的改变太过敏感，因此感应放大器所要求的性能会随着DRAM容量的增加而越来越严苛。

不过即使感应放大器的消耗功率小、组件面积小、工作稳定，但是由于感应放大器的灵敏度太差，仍然无法达到实用化的程度。

因此对于输入电压小的大容量DRAM内存，感应放大器的敏灵敏度将是最重要的性能。

感应放大器的基本线路

自1MBDRAM之后所发展的DRAM组件，都采用CMOS的技术，因此感应放大器的基本线路也改用CMOS组件来设计。

由于CMOS晶体管的良好特性，因此以CMOS组件所构成的感应放大器在消耗功率和噪声方面，都获得大幅的改善。

在讯号读取方面，甚至进一步配合位线的1/2Vcc预充电的方式，目前DRAM以CMOS感应放大器和（1/2）Vcc预充电方式的组合为主流。

图9是感应放大器的基本线路。

两条平行配置的位线对与一个感应放大器连接，每个位线都与多个记忆单元连接（一条位线与128个连接），相邻的记忆单元则与不同的字符线连接，这种记忆单元与位线之间的连接方式结构称为折曲位线（foldedbitline）方式。

此外，也有在感应放大器的左右两边配置位线的开放位线方式（openbitline）。

感应放大器是由平衡型flip-flop的CMOS线路所构成，n通道的flip-flop由感应放大器的SAN驱动线启动、p信道的flip-flop则由感应放大器的SAP驱动线启动。

每个位线对另外与位线等位电路、噪声去除单元及I/O闸极连接，噪声去除单元的结构与记忆单元相同，其转移闸极由反向字符线（ReverseWordLine）控制。

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感应放大器的动作

图9中的感应放大器在实际操作时，其工作频率之间的关系如图10所示。

感应放大器的动作是由施加在DRAM的行地址讯号（RAS）所控制，当RAS为"H"电位时，DRAM为待机状态；RAS为"L"电位时，DRAM称为启动状态。

在时间t0时，RAS为"H"电位，DRAM处于待机状态，由于字符线为0V，BLEQ（位线等位讯号）为"H"电位，所以各位线为（1/2）Vcc电位的预充电状态，而SAN和SAP也都维持（1/2）Vcc电位的状态。

当时间t1时，BLEQ变成"L"电位，各位线维持（1/2）Vcc电位变成floating状态。

时间t2时，行译码器依据外部所给予的行地址，选择一条字符线（例如WL0），被选择的字符线由于字符线升压的结果，因此其电压大于Vcc。

与被选择字符线连接的记忆单元中的电子可由位线对的一端（BL端）读出。

假设记忆单元记忆中储存的数据为"0"时，根据式（5），BL的电压改变为Δ0，这时BL的电压仍维持为（1/2）Vcc。

在时间t3~t4的期间，由于SAN电压逐渐降低而启动n通道感应放大器，并放大BL和BL之间的电位差。

在本例中，虽然BL的电位会逐渐下降，但是BL的电位几乎维持不变。

在时间t5~t6期间，随着BL和BL之间的电位差变大，SAN迅速变为0V，SAP变成Vcc而启动p通道感应放大器。

使得BL放电成0V，BL充电成Vcc而完成感应动作。

当感应动作完成之后也完成将记忆单元中原本储存的数据重新写入记忆单元的动作。

这个重新写入储存记忆单元数据的动作称为重写（refresh），对于DRAM而言是非常重要的动作。

在感应动作结束之后，由数据输出端读取数据时，列译码器打开外部所输入列地址所对应的I/O闸极（nMOS，Q7、Q8），并藉由I/O线、I/O线读取数据。

如果是由数据输入端写入数据时，则是藉由I/O线、I/O线强行反转感应放大器将记忆单元中储存的数据改写。

在时间t7时，由于已经完成读取或写入的动作，字符线电压开始下降，记忆单元维持保持状态。

在时间t8时，开始准备下个循环，BLEQ变为"H"，并将位线对（BL、BL）短路使位线成为等电位（1/2）Vcc电位。

同时SAP和SAN也变成（1/2）Vcc电位。

以上是感应放大器的基本工作频率。

至于图9感应放大器的基本线路中，反向字符线（NC0、NC1）的控制方式如下：

当没有选择任何字符线时，NC0、NC1都是"H"的状态，假设在图10的t2时选择字符线WL0，与WL0连接的记忆单元和同一位线连接的噪声取消单元分离，所以NC0变成"L"的状态，而NC1则保持"H"的状态。

当时间t7时，WL0变成"L"而NC0则变回"H"，这样控制的目的在于平衡每个感应放大器所连接的位线对间的电容，以及让转移闸极MOS晶体管的源极和汲极间电容与字符线、位线间的偶合噪声互相抵销。

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以水池模型解释感应放大器的工作原理

图10以工作频率的方式来说明感应放大器的工作原理，为了进一步说明起见，可以借用图11的水池模型来说明感应放大器的工作原理，图11中的时间与图10中所对应的时间相同。

在时间t1时，记忆单元中储存的数据为0V（"L"或"0"），由于水门关闭，左右水道的水位分别为2.5V。

在时间t2时，水门打开，水池中的水流入左水道使得左水道中的水位上升（相当于电子电位变成2.3V）。

在时间t3时，当SAN的电位逐渐下降成2.0V，施加在Q5闸极的电压为0.5V，假设Q5的VTH=0.5，当SAN的电位低于2.0V时，施加在Q5闸极的电压高于Q5的临界电压，因此Q5被打开。

而施加在Q6闸极的电压只有0.3V

在时间t4时，SAN降到只有1.2V，由于Q5是打开的状态，所以电流由左水道流到SAN（比喻成水的电子，实际上是相反地由SAN流向左水道所以左水道的水位上升）。

在时间t5时，SAP的电位开始逐渐增加（2.8V），这时施加在Q4闸极的电压为-1.6V，于是Q4打开，电流由SAP流到右水道（相反地右水道的水位下降）。

另一方面，由于施加在Q3的闸极只有0V，所以Q3维持关闭状态。

最后在时间t6时，SAN的电位变成0V，而SAP的电位变成5V。

由于在时间t6时，左水道的水位全满（电位变成0V）而右水道的水位全空（电位为5V），所以水池中的水又变成全满，而储存的数据被重写回储存单元中。

在时间t7时，水门关闭，因此储存的数据维持不变。

在时间t8时，nMOSQ0变成打开状态（t1~t7图中并未表示Q0）使左水道（水全满）和右水道（水全空）的电位相等，这个步骤称为位线等位化，位线的等位化对于内存读取动作是非常重要的功能之一。

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感应放大器的灵敏度分析

由于记忆单元中的储存数据，是由感应放大器依据位线的电位变化来决定，因此感应放大器的灵敏度将会决定记忆单元所必须具备的特性，接下来以非常简单的模型来分析平衡型flip-flop感应放大器的灵敏度。

感应放大器的灵敏度定义为正向放大输入电压（平衡型的输入电压为输入电压差）时所需的最小输入电压，接下来以图12n通道flip-flop感应放大器的等效线路，来分析感应放大器的灵敏度。

假设图12中的Q1和Q2的电压增益β、临界电压VTH等特性参数相同，且C1=C2，当时间超过Vs瞬时波形的时间常数一定程度时，Q1和Q2会有一个维持关闭状态。

其中β可用下式来表示：

图片23.jpg

β：

迁移率

W：

通道宽度

Leff：

有效通道长度

εox：

闸极绝缘层的介电常数

tox：

闸极绝缘层厚度

虽然理论上灵敏度可以达到无限小的程度，但是实际上组件设计和制造时彼此之间会有误差产生，因此C1和C2之间会有差异。

加上访问时间的限制和Vs的瞬时波形，不可能无限制的缩小，这些因素都会降低感应放大器的灵敏度。

由V1、V2随时间变化的情形，可用晶体管Q1的电流ID1，和晶体管Q2的电流ID2表示成：

图片24.jpg

但是，即使是图12的简单电路也很难利用式（8）、式（9）的公式来分析灵敏度，因此必须藉由一些假设来简化简化分析步骤。

如果符合下列的假设时，灵敏度可以使用上述公式来求得（图13）。

假设

˙在图12的等效线路中，当V1和V2的电位差为S时，Q1和Q2开始打开的时间间隔为Δt，使V1、V2之间电位差变大的S最小值称为灵敏度。

˙在分析的范围内Q1、Q2都位于饱和区域内。

˙忽略偶合电容和VTH的基板效应。

˙V1（0）=V0

V2（0）=V0+S

但是在C1≧C2、β1≦β2、VTH1≧VTH2的前提下，容易产生错误动作：

在V2＞V1的假设下，则容易产生反向放大。

˙源极电压Vs的瞬时波形为线性。

Vs（t）=Vs0-Kt（K：

常数）

由式（8）和式（9），V1、V2的变化量ΔV1、ΔV2为：

图片25.jpg

可以表示成：

图片26.jpg

由式（10）和式（11），Q1和Q2打开的时间t1、t2分别为：

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t=t2到t2+Δt之间的变化量：

图片28.jpg

式（15）中的[]内的