计算机组成原理历年真题.docx
- 文档编号:9279562
- 上传时间:2023-02-04
- 格式:DOCX
- 页数:79
- 大小:53.25KB
计算机组成原理历年真题.docx
《计算机组成原理历年真题.docx》由会员分享,可在线阅读,更多相关《计算机组成原理历年真题.docx(79页珍藏版)》请在冰豆网上搜索。
计算机组成原理历年真题
2009年计算机统考——计算机组成原理部分
11.冯·诺依曼计算机中指令和数据均以二进制形式存放在存储器中,CPU区分它们的
依据是。
A.指令操作码的译码结果B.指令和数据的寻址方式
C.指令周期的不同阶段D.指令和数据所在的存储单元
12.一个C语言程序在一台32位机器上运行。
程序中定义了三个变量x、y和z,其
中x和z为int型,y为short型。
当x=127,y=-9时,执行赋值语句z=x+y后,x、y和z
的值分别是。
A.x=0000007FH,y=FFF9H,z=00000076H
B.x=0000007FH,y=FFF9H,z=FFFF0076H
C.x=0000007FH,y=FFF7H,z=FFFF0076H
D.x=0000007FH,y=FFF7H,z=00000076H
13.浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。
设浮点数的阶码和尾数均采用补码表示,且位数分别为5位和7位(均含2位符号位)。
若有两个数X=27×29/32,Y=25×5/8,则用浮点加法计算X+Y的最终结果是。
A.001111100010B.001110100010
C.010000010001D.发生溢出
14.某计算机的Cache共有16块,采用2路组相联映射方式(即每组2块)。
每个
主存块大小为32B,按字节编址。
主存129号单元所在主存块应装入到的Cache组号是。
A.0B.1C.4D.6
15.某计算机主存容量为64KB,其中ROM区为4KB,其余为RAM区,按字节编址。
现要用2K×8位的ROM芯片和4K×4位的RAM芯片来设计该存储器,则需要上述规格的ROM芯片数和RAM芯片数分别是。
A.1、15B.2、15C.1、30D.2、30
16.某机器字长为16位,主存按字节编址,转移指令采用相对寻址,由两个字节组成,
第一字节为操作码字段,第二字节为相对位移量字段。
假定取指令时,每取一个字节PC自
动加1。
若某转移指令所在主存地址为2000H,相对位移量字段的内容为06H,则该转移
指令成功转移后的目标地址是。
A.2006HB.2007HC.2008HD.2009H
17.下列关于RISC的叙述中,错误的是。
A.RISC普遍采用微程序控制器
B.RISC大多数指令在一个时钟周期内完成
C.RISC的内部通用寄存器数量相对CISC多
D.RISC的指令数、寻址方式和指令格式种类相对CISC少
18.某计算机的指令流水线由四个功能段组成,指令流经各功能段的时间(忽略各功
能段之间的缓存时间)分别为90ns、80ns、70ns、和60ns,则该计算机的CPU时钟周期
至少是。
A.90nsB.80nsC.70nsD.60ns
19.相对于微程序控制器,硬布线控制器的特点是。
A.指令执行速度慢,指令功能的修改和扩展容易
B.指令执行速度慢,指令功能的修改和扩展难
C.指令执行速度快,指令功能的修改和扩展容易
D.指令执行速度快,指令功能的修改和扩展难
20.假设某系统总线在一个总线周期中并行传输4B信息,一个总线周期占用2个时钟
周期,总线时钟频率为10MHz,则总线带宽是。
A.10MB/sB.20MB/sC.40MB/sD.80MB/s
21.假设某计算机的存储系统由Cache和主存组成,某程序执行过程中访存1000次,
其中访问Cache缺失(未命中)50次,则Cache的命中率是。
A.5%B.9.5%C.50%D.95%
22.下列选项中,能引起外部中断的事件是。
A.键盘输入B.除数为0
C.浮点运算下溢D.访存缺页
43.(8分)某计算机的CPU主频为
500MHz,CPI为5(即执行每条指令平均需
5
个时钟周期)。
假定某外设的数据传输率为
0.5MB/s,采用中断方式与主机进行数据传送,
以32位为传输单位,对应的中断服务程序包含
18条指令,中断服务的其他开销相当于
2
条指令的执行时间。
请回答下列问题,要求给出计算过程。
(1)在中断方式下,CPU用于该外设I/O的时间占整个CPU时间的百分比是多少?
(2)当该外设的数据传输率达到5MB/s时,改用DMA方式传送数据。
假定每次DMA
传送块大小为
5000B,且DMA预处理和后处理的总开销为500
个时钟周期,则
CPU用于
该外设I/O的时间占整个
CPU时间的百分比是多少?
(假设DMA与CPU之间没有访存冲
突)
44.某计算机字长
16位,采用
16位定长指令字结构,部分数据通路结构如图
17所示。
图17中所有控制信号为
1时表示有效、
为0时表示无效,例如控制信号
MDRinE为1表示允许数据从
DB打入MDR,MDRin为1表示允许数据从总线打入
MDR。
假设
MAR的输出一直处于使能状态。
加法指令“
ADD(R1),R0”的功能为(R0)+((R1))->(R1),即将R0中的数据与R1的内容所指主存单
元的数据相加,并将结果送入
R1的内容所指主存单元中保存。
表1给出了上述指令取指和译码阶段每个节拍(时钟周期)的功能和有效控制信号,请按表
1描述方式用表格列出指令执行
阶段每个节拍的功能和有效控制信号。
存储器(M)
MemR
MemW
DataAddr
CB
DB
AB
MAR
MDRoutE
MARin
MDRin
MDR
MDRine
MDRout
R0out
Ain
A
PC
PCout
R0in
R0
Add
PCin
R1out
ALU
PC+1
控制信号图例
R1
R1in
ACin
AC
IR
IRin
Xout三态门及其控制信号
表1
ACout
至指令译码部件
Xin寄存器输入控制信号
时钟
功能
有效控制信号
C1
MAR<-(PC)
PCout,MARin
C2
MDR<-M(MAR),PC<-(PC)+1
MemR,MDRinE,PC+1
C3
IR<-(MDR)
MDRout,IRin
C4
指令译码
无
11.C。
考查指令的执行过程。
通常完成一条指令可分为取指阶段和执行阶段。
在取指阶段通过访问存储器可将指令取
出;在执行阶段通过访问存储器可以将操作数取出。
这样,虽然指令和数据都是以二进制代码形式存放在存储器中,但CPU可以判断在取指阶段访问存储器取出的二进制代码是指令;在执行阶段访存取出的二进制代码是数据。
12.D。
考查符号位的扩展。
结合题干及选项可知,int为32位,short为16位;又C语言的数据在内存中为补码形式,故x、y的机器数写为0000007FH、FFF7H。
执行z=x+y时,由于x是int
器中通过符号位扩展实现,由于y
制转换为int型,其十六进制形式为
型,y为short型,故需将y的类型强制转换为int,在机
的符号位为1,故在y的前面添加16个1,即可将y强
FFFFFFF7H。
然后执行加法,即
0000007FH+FFFFFFF7H=00000076H
,其中最高位的进位
1自然
丢弃。
故选D。
13.D。
考查浮点加法运算。
根据题意,X可记为
00,101;00,10100。
00,111
;00,11101
(分号前为阶码,分号后为尾数),
Y可记为
首先对阶,X、Y阶码相减,即00,111-00,101=00,111+11,0111=00,010
的阶码比Y的价码大2,根据小阶向大阶看齐的原则,将Y的阶码加2,尾数右移
得Y为00,111;00,00101。
,可知X
2位,可
尾数相加,即
00,11101+00,00101=01,00010
,尾数相加结果符号位为
01,故需进
行右规。
规格化,将尾数右移
1位,阶码加
1,得
X+Y
为
01,000
;00,1000
,阶码符号位为
01,说明发生溢出。
14.C。
考查
Cache
与主存的映射方式。
由于Cache共有16块,采用2路组相联,因此共有8组,0,1,2,?
,7。
主存的某
一字块按模8映射到Cache某组的任一字块中,即主存的第0,8,16?
字块可以映射到Cache
第0组2个字块的任一字块中,而129号单元是位于第4块主存块中,因此将映射到Cache
第4组2个字块的任一字块中。
注意:
由于在计算机系统结构中和计算机组成原理的某些
教材中介绍的组相联跟此处的组相联并不相同,导致部分考生理解错题目。
考生应以真题为
准,以后再出现类似题目,应以此种解答为标准。
15.D。
考查存储器的扩展。
首先确定ROM的个数,ROM区为4KB,选用2K×8位的ROM芯片,需要
采用字扩展方式;60KB的RAM区,选用4K×4位的RAM芯片,需要4K?
8?
2片,2K?
860K?
8?
30片,采用4K?
4
字和位同时扩展方式。
16.C。
考查相对寻址。
相对寻址EA=(PC)+A,首先要求的是取指令后PC的值。
转移指令由两个字节组成,
每
取一个字节PC自动加1,因此取指令后PC值为2002H,故
EA=(PC)+A=2002H+06H=2008H。
17.A。
考查RISC的特性。
相对于CISC计算机,RISC计算机的特点是指令条数少;指令长度固定,指令格式和
寻址种类少;只有取数/存数指令访问存储器,其余指令的操作均在寄存器之间进行;CPU
中通用寄存器多;大部分指令在一个或者小于一个机器周期内完成;以硬布线逻辑为主,不
用或者少用微程序控制。
18.A。
考查流水线中时钟周期的特性。
时钟周期应以最长的执行时间为准,否则用时长的流水段的功能将不能正确完成。
19.D。
考查硬布线控制器的特点。
硬布线控制器的速度取决于电路延迟,所以速度快;微程序控制器采用了存储程序原理,
每条指令都要访控存,所以速度慢。
硬布线控制器采用专门的逻辑电路实现,修改和扩展困
难。
20.B。
考查总线的基本概念。
总线带宽是指单位时间内总线上可传输数据的位数,通常用每秒钟传送信息的字节数来
衡量,单位可用字节/秒(B/s)表示。
根据题意可知,在2×(1/10MHz)秒内传输了4B,所
以4B×10MHz/2=20MB/s。
21.D。
考查Cache的命中率。
命中率=Cache命中的次数/所有访问次数,有了这个公式这道题就很容易看出,要注意
的一点是看清题,题中说明的是缺失50次,而不是命中50次,仔细审题是做对题的第一
步。
22.A。
考查中断的分类。
43.
(1)按题意,外设每秒传送0.5MB,中断时每次传送4B。
中断方式下,CPU每次
用于数据传送的时钟周期为5×18+5×2=100。
为达到外设0.5MB/s的数据传输率,外设每秒申请的中断次数为0.5MB/4B=125000。
1s内用于中断的开销为100×125000=12500000=12.5M个时钟周期。
CPU用于外设I/O的时间占整个CPU时间的百分比为12.5M/500M=2.5%。
(2)当外设数据传输率提高到5MB/s时,改用DMA方式传送,每次DMA传送5000B,
1s内需产生的DMA次数为5MB/5000B=1000。
CPU用于DMA处理的总开销为1000×500=500000=0.5M个时钟周期。
CPU用于外设I/O的时间占整个CPU时间的百分比为0.5M/500M=0.1%。
44.解答:
2010年计算机统考——计算机组成原理部分
12.下列选项中,能缩短程序执行时间的措施是Ⅰ.提高CPU时钟频率Ⅱ.优化数据通路结构Ⅲ.对程序进行编译优化
A.仅Ⅰ和ⅡB.仅Ⅰ和ⅢC.仅Ⅱ和ⅢD.Ⅰ、Ⅱ和Ⅲ
13.假定有4个整数用8位补码分别表示r1=FEH,r2=F2H,r3=90H,r4=F8H,若将
运算结果存放在一个
8位寄存器中,则下列运算中会发生溢出的是
。
A.r1×r2B.r2×r3
C.r1×r4D.r2×r4
14.假定变量
和double分别用
d=1.5e100。
若在
i、f和d的数据类型分别为int、float和double(int用补码表示,float
IEEE754单精度和双精度浮点数格式表示),已知i=785,f=1.5678e3,
32位机器中执行下列关系表达式,则结果为“真”的是
Ⅰ.i==(int)(float)iⅡ.f==(float)(int)f
Ⅲ.f==(float)(double)fⅣ.(d+f)-d==f
A.仅Ⅰ和ⅡB.仅Ⅰ和ⅢC.仅Ⅱ和ⅢD.仅Ⅲ和Ⅳ
15.假定用若干个
2K×4
位的芯片组成一个
8K×8
位的存储器,则地址
0B1FH
所在芯
片的最小地址是。
A.0000HB.0600HC.0700HD.0800H
16
.下列有关RAM和ROM的叙述中,正确的是
Ⅰ.RAM是易失性存储器,ROM是非易失性存储器
Ⅱ.RAM和ROM都采用随机存取方式进行信息访问
Ⅲ.RAM和ROM都可用作Cache
Ⅳ.RAM和ROM都需要进行刷新
A.仅Ⅰ和ⅡB.仅Ⅱ和Ⅲ
C.仅Ⅰ、Ⅱ和ⅣD.仅Ⅱ、Ⅲ和Ⅳ
17
.下列命中组合情况中,一次访存过程中不可能发生的是
。
.A.TLB未命中,
Cache
未命中,Page未命中
B.TLB未命中,Cache命中,Page命中
C.TLB命中,Cache
未命中,Page命中
D.TLB命中,Cache
命中,Page未命中
18
.下列寄存器中,汇编语言程序员可见的是
A.存储器地址寄存器(
MAR)B.程序计数器(PC)
C.存储器数据寄存器(
MDR)D.指令寄存器(IR)
19
.下列选项中,不会引起指令流水线阻塞的是。
.A.数据旁路(转发)B.数据
相关
C.条件转移D.资源冲突
20.下列选项中的英文缩写均为总线标准的是
A.PCI、CRT、USB、EISA
B.ISA、CPI、VESA、EISA
C.ISA、SCSI、RAM、MIPS
D.ISA、EISA、PCI、PCI-Express
21.单级中断系统中,中断服务程序内的执行顺序是。
Ⅰ.保护现场Ⅱ.开中断Ⅲ.关中断Ⅳ.保存断点Ⅴ.中断事件处理Ⅵ.恢复现场Ⅶ.中断返回A.Ⅰ->Ⅴ->Ⅵ->Ⅱ->ⅦB.Ⅲ->Ⅰ->Ⅴ->ⅦC.Ⅲ->Ⅳ->Ⅴ->Ⅵ->ⅦD.Ⅳ->Ⅰ->Ⅴ->Ⅵ->Ⅶ22.假定一台计算机
的显示存储器用
DRAM
芯片实现,若要求显示分辨率为
1600×1200,颜色深度为
24位,
帧频为
85Hz,显存总带宽的
50%用来刷新屏幕,则需要的显存总带宽至少约为
。
A.245Mbit/sB
.979Mbit/sC
.1958Mbit/sD
.7834Mbit/s
二、综合应用题
43.(11
分)某计算机字长为
16位,主存地址空间大小为
128KB,按字编址。
采用
单字长指令格式,指令各字段定义如图
B-4
所示。
转移指令采用相对寻址方式,相对偏移量用补码表示,寻址方式定义见表B-1。
(1)该指令系统最多可有多少条指令?
该计算机最多有多少个通用寄存器?
存储器地
址寄存器(MAR)和存储器数据寄存器(
MDR)至少各需要多少位?
(2)转移指令的目
标地址范围是多少?
(3)若操作码
0010B表示加法操作(助记符为
add),寄存器R4
和R5的编号分别为
100B和101B,R4
的内容为1234H,R5的内容为5678H,地址1234H
中的内容为5678H
,地址5678H
中的内容为1234H,则汇编语言为
“add(R4),(R5)+(”逗
号前为源操作数,逗号后为目的操作数)
对应的机器码是什么(用十六进制表示)
?
该指令
执行后,哪些寄存器和存储单元中的内容会改变?
改变后的内容是什么?
44.(12分)某计算机的主存地址空间大小为
256MB,按字节编址。
指令
Cache和
数据Cache分离,均有8个Cache
行,每个Cache行大小为64B,数据Cache采用直接
映射方式。
现有两个功能相同的程序
A和B,其伪代码如下:
假定int类型数据用32位补码表示,程序编译时
i、j、sum均分配在寄存器中,数组a
按行优先方式存放,其首地址为
320(十进制数)。
请回答下列问题,要求说明理由或给出
计算过程。
(1)若不考虑用于Cache
一致性维护和替换算法的控制位,则数据
Cache的
总容量为多少?
(2)数组元素a[0][31]和a[1][1]各自所在的主存块对应的
Cache行号分
别是多少(Cache
行号从0开始)?
(3)程序A和B的数据访问命中率各是多少?
哪个程序的执行时间更短?
2010年计算机统考——计算机组成原理部分解析
12.D。
考查计算机的性能指标。
Ⅰ.CPU的时钟频率,也就是CPU主频率,一般说来,一个时钟周期内完成的指令数
是固定的,所以主频越高,CPU的速度也就越快,程序的执行时间就越短。
Ⅱ.数据在功能部件之间传送的路径称为数据通路,数据通路的功能是实现CPU内部
的运算器和寄存器以及寄存器之间的数据交换。
优化数据通路结构,可以有效提高计算机系
统的吞吐量,从而加快程序的执行。
Ⅲ.计算机程序需要先转化成机器指令序列才能最终得到执行,通过对程序进行编译优
化可以得到更优的指令序列,从而使得程序的执行时间也越短。
13.B。
考查定点数的运算。
用补码表示时8位寄存器所能表示的整数范围为-128~+127。
由于r1=-2,r2=-14,
r3=-112,r4=-8,则r2×r3=1568,结果溢出。
14.B。
考查不同精度的数在计算机中的表示方法及其相互转换。
由于(int)f=1,小数点后面4位丢失,故Ⅱ错。
Ⅳ的计算过程是先将f转化为双精度
浮点数据格式,然后进行加法运算,故(d+f)-d得到的结果为双精度浮点数据格式,而f
为单精度浮点数据格式,故Ⅳ错。
15.D。
考查存储器的组成和设计。
用2K×4位的芯片组成一个8K×8位存储器,每
行中所需芯片数为2,每列中所需芯片数为4,各行芯片的地址分配如下。
第一行(2个芯片并联):
0000H~07FFH。
第二行(2个芯片并联):
0800H~0FFFH。
第三行(2个芯片并联):
1000H~17FFH。
第四行(2个芯片并联):
1800H~1FFFH。
于是地址0B1FH所在芯片的最小地址即为0800H。
16.A。
考查半导体随机存取存
储器。
一般Cache采用高速的SRAM制作,比ROM速度快很多,因此Ⅲ是错误的,排除法
即可选A。
RAM需要刷新,而ROM不需要刷新。
17.D。
考查的小小副本,因此不可能发生;而
TLB、Cache及Page之间的关系。
TLB即为快表,快表只是慢表
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 计算机 组成 原理 历年