第四章常用组合逻揖功能器件.docx

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第四章常用组合逻揖功能器件

第四章常用组合逻揖功能器件

[教学要求]

1.掌握常用组合逻辑电路，即编码器、译码器、数据选择器、加法器及数值比较器的基本概念、工作原理及应用；

2.掌握相关常用集成芯片的应用。

[教学内容]

1．编码器――74148（8线－3线优先编码器）

2．译码器――74138、7448

3．数据选择器――74LS153或74LS151

4．数值比较器――功能讲解（两位数值比较）

5．算术运算电路――全加器（或全减器）

4.1　编码器

一、编码器的定义与功能

1.4线－2线编码器

　把二进制码按一定的规律编排，例如8421码、格雷码等，使每组代码具有一特定的含义（代表某个数或控制信号）称为编码。

具有编码功能的逻辑电路称为编码器。

编码器有若干个输入，在某一时刻只有一个输入信号被转换为二进制码。

　4线－2线编码器的功能表如下：

　　由上表可知，该编码器为高电平输入有效，因而可由功能表得到如下逻辑表达式：

　　根据逻辑表达式画出的逻辑图，可实现功能表所列的功能：

4线－2线编码器逻辑图

　　这里还有一种情况需要注意：

当I0为1，I1～I3都为0时和I0～I3均为0时Y1Y0都是00，而这两种情况在实际中是必须加以区分的，这个问题留待后面加以解决。

当然，编码器也可以设计为低电平有效。

2.

3.优先编码器――识别请求信号的优先级别（根据轻重缓急，规定好这些控制对象允许操作的先后次序）并进行编码的逻辑部件。

4线－2线优先编码器的功能表如下：

　　可知I3的优先级别高于I0的优先级别，且这4个输入的优先级别的高低次序依次为I3，I2，I1，I0。

由该功能表可以导出该优先编码器的逻辑表达式为：

　　由于这里包括了无关项，逻辑表达式比前面介绍的非优先编码器简单些。

二、集成电路编码器

　1.8线－3线优先编码器74148

　　优先编码器74148的逻辑图和引脚图分别如下：

　　其功能表为：

　　该编码器有8个信号输入端，3个二进制码输出端。

此外，电路还设置了输入使能端EI，输出使能端EO和优先编码工作状态标志GS。

　　从功能表不难看出，输入优先级别的次序依次为7，6，…，０。

输入有效信号为低电平，当某一输入端有低电平输入，且比它优先级别高的输入端无低电平输入时，输出端才输出相对应的输入端的代码。

写出各输出端的逻辑表达式。

　　下面通过举例来了解74148的应用。

　　例1用两片74148组成16位输入、4位二进制码输出的优先编码器，逻辑图如下图所示，试分析其工作原理。

　　解：

根据74148的功能表对逻辑图进行分析（详细讲解）。

4.2　译码器／数据分配器

一、译码器的定义及功能

　　译码是编码的逆过程，它的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。

　　译码器可分为两种类型，唯一地址译码器，它常用于计算机中对存储器单元地址的译码，另一种是将一种代码转换成另一种代码，所以也称为代码变换器。

　二进制译码器的一般原理图

　　　　下面分析由门电路组成的译码电路，以便熟悉译码器的工作原理和电路结构。

　　２输入变量的二进制译码器逻辑图如图所示。

　　由图可写出各输出端的逻辑表达式：

　根据这些逻辑表达式可列出功能表如下：

　　由表可知，对于正逻辑，当EI为１时，无论Ａ、Ｂ为何种状态，输出全为１，译码器处于非工作状态。

而当EI为０时，对应于Ａ、Ｂ的某种状态组合，其中只有一个输出量为０，其余各输出量均为１。

比如，AB＝00时，输出Y0为０，Y1～Y3均为１。

由此可见，译码器是通过输出端的逻辑电平以识别不同的代码。

二、集成电路译码器

1.74138集成译码器

　　上图为常用的集成译码器74138，其功能表为：

74138功能表

　　由逻辑图可知，该译码器有３个输入Ａ，Ｂ，Ｃ，它们共有８种状态的组合，即可译出８个输出信号Y0～Y7，故该译码器称为３线－８线译码器。

与２线－３线译码器比较，该译码器的主要特点是，设置了G1、G2A和G2B３个使能输入端。

由功能表可知,对于正逻辑，当G1＝１，且G2A和G2B均为０时，译码器处于工作状态。

　　由功能表可得

　　　　　　　　　　　　　　……

　　显然，一个３线－８线译码器能产生３变量函数的全部最小项，利用这一点能够方便地实现３变量逻辑函数。

　　例1用一个３线－８线译码器实现函数

　　解：

第一步，将３个使能端按允许译码的条件进行处理，即G1接+5Ｖ，G2A和G2B接地，于是得到各输出端的逻辑表达式为

　　第二步，将输入变量Ｘ、Ｙ、Ｚ分别接到Ｃ、Ｂ、Ａ端，并利用摩根定律进行变换，可得到

　　可见，３线－８线译码器再加－个与非门，即可实现题目所指定的组合逻辑，逻辑图如下：

2.7442二－十进制译码器

3.七段显示译码器

　　在数字测量仪表和各种数字系统中，都需要将数字量直观地显示出来，一方面供人们直接读取测量和运算的结果；另一方面用于监视数字系统的工作情况。

因此，数字显示电路是许多数字设备不可缺少的部分。

数字显示电路通常由译码器、驱动器和显示器等部分组成，如下图所示。

　　数码的显示方式一般有三种：

　　第一种是字形重叠式，它是将不同字符的电极重叠起来，要显示某字符，只须使相应的电极发亮即可，如辉光放电管、边光显示管等。

　　第二种是分段式，数码是由分布在同一平面上若干段发光的笔划组成，如荧光数码管等。

　　第三种是点阵式，它由一些按一定规律排列的可发光的点阵所组成，利用光点的不同组合便可显示不同的数码，如场致发光记分牌。

　　数字显示方式目前以分段式应用最普遍，下图表示七段式数字显示器利用不同发光段方式组合，显示０～15等阿拉伯数字。

在实际应用中，10～15并不采用，而是用２位数字显示器进行显示。

按发光物质不同，数码显示器可分为下列几类：

（1）半导体显示器，亦称发光二极管显示器；

（2）荧光数字显示器，如荧光数码管、场致发光数字板等；

　　（3）液体数字显示器，如液晶显示器、电泳显示器等；

　　（4）气体放电显示器，如辉光数码管、等离子体显示板等。

　　下面介绍常用的7448七段显示译码器。

　　7448七段显示译码器输出高电平有效，用以驱动共阴极显示器。

该集成显示译码器设有多个辅助控制端，以增强器件的功能。

　　7448的功能表如下：

　　它有3个辅助控制端LT、RBI、BI／RBO，现分别简要说明如下：

　　①灭灯输入BI／RBO

　　BI／RBO是特殊控制端，有时作为输入,有时作为输出。

当BI／RBO作输入使用且BI＝０时，无论其他输入端是什么电平，所有各段输出a～g均为

，所以字形熄灭。

　　②试灯输入LT

　　当LT＝０时，BI／RBO是输出端，且RBO＝１,此时无论其他输入端是什么状态，所有各段输出a～g均为1，显示字形

。

该输入端常用于检查7448本身及显示器的好坏。

　　③动态灭零输入RBI

　　当LT＝１，RBI＝０且输入代码DCBA＝0000时，各段输出a～g均为低电平，与BCD码相应的字形

熄灭，故称“灭零”。

利用LT＝１与RBI＝０可以实现某一位的“消隐”。

此时BI／RBO是输出端，且RBO＝０。

　　④动态灭零输出RBO

　　BI／RBO作为输出使用时，受控于LT和RBI。

当LT＝１且RBI＝０，输入代码DCBA＝0000时，RBO＝０；若LT＝０或者LT＝１且RBI＝１，则RBO＝１。

该端主要用于显示多位数字时，多个译码器之间的连接。

　　从功能表还可看出，对输入代码0000，译码条件是：

LT和RBI同时等于１，而对其他输入代码则仅要求LT＝１，这时候，译码器各段a～g输出的电平是由输入BCD码决定的，并且满足显示字形的要求。

　　下面举一个利用7448实现多位数字译码显示的例子，通过它了解各控制端的用法，特别是如何动态灭零，实现无意义位的“消隐”。

　　该例电路如下图所示。

　　图中７位显示器由７个译码器7448驱动。

各片7448的LT均接高电平，由于第一片的RBI＝0且DCBA＝0000，所以第一片满足灭零条件，无字形显示，同时输出RBO＝0；第一片的RBO与第二片的RBI相连，使第二片也满足灭零条件，无显示并输出RBO＝0；同理，第三片的零也熄灭，无显示。

由于第四、五、六、七片译码器的RBI＝1，所以它们都正常译码，按输入BCD码去点亮各段电极。

　　如果接法不变，但第一片7448的输入代码不是0000而是任何其他BCD码，则该片将正常译码并驱动显示，同时使RBO＝１。

这样，第二片、第三片就丧失了灭零条件，所以电路对最高位非零的数字仍然正常显示。

三、数据分配器

4.3　数据选择器

一、数据选择器的定义及功能

　　数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。

实现数据选择功能的逻辑电路称为数据选择器。

其示意图如下所示。

　　下面以4选1数据选择器为例，说明工作原理及基本功能。

其逻辑图为：

　　功能表为：

具体解释

二、集成电路数据选择器

1.74LS151集成电路数据选择器的功能

　　74LS151是一种典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0～D7８个数据源，具有两个互补输出端，同相输出端Ｙ和反相输出端Ｗ。

其逻辑图和引脚图分别如下所示：

　　功能表为：

输入

输出

使能

选择

Ｙ

Ｗ

Ｇ

Ｃ

Ｂ

Ａ

Ｈ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｌ

Ｈ

Ｈ

Ｈ

Ｈ

Ｌ

Ｌ

Ｈ

Ｈ

Ｌ

Ｌ

Ｈ

Ｈ

Ｌ

Ｈ

Ｌ

Ｈ

Ｌ

Ｈ

Ｌ

Ｈ

Ｌ

D0

D1

D2

D3

D4

D5

D6

D7

Ｈ

　　由逻辑图可知，该逻辑电路的基本结构为“与一或一非”形式。

输入使能Ｇ为低电平有效。

输出Ｙ的表达式为:

，式中。

Mi为CBA的最小项。

例如，当CBA＝010时，根据最小项性质，只有M2为１，其余各项为０，故得Ｙ＝D2，即只有D2传送到输出端。

　　２位８选１数据选择器的连接方法如下图所示。

当需要进一步扩充位数时，只需相应地增加器件的数目。

　　可以把数据选择器的使能端作为地址选择输入，将两片74LS151连接成一个16选１的数据选择器，其连接方式如下图所示。

16选16选１的数据选择器的地址选择输入有４为４位，其最高位Ｄ与一个８选１数据选择器的使能端连接，经过一反相器反相后与零一另一个数据选择器的使能端连接。

低３位地址选择输入端CBA由两片74LS151的地址选择输入端相对应连接而成。

2.数据选择器的应用

　　已知逻辑函数，利用数据选择器构成函数产生器的过程是，将函数变换成最小项表达式，根据最小项表达式确定各数据输入端的二元常量。

将数据选择器的地址信号Ｃ、Ｂ、Ａ作为函数的输入变量，数据输入D0～D7，作为控制信号，控制各最小项在输出逻辑函数中是否出现，使能端Ｇ始终保持低电平，这样８选１数据选择器就成为一个３变量的函数产生器。

　　例1试用８选１数据选择器74LS151产生逻辑函数

　　解：

把式

变换成最小项表达式：

　　显然D3、D5、D6、D7，都应该等于１，而式中没有出现的最小项m0，m1，m2，m4的控制变量D0、D1、D2、D4都应该等于０，由此可画出该逻辑函数产生器的逻辑图：

　　例2试用与上例相同的８选１数据选择器产生

　　解：

根据表达式

列出真值表如下：

　　从表中可以看出，凡使L值为1的那些最小项，其控制变量应该等于１，即D1、D2、D4、D7等于１（对应XYZ：

001、010、100、111），其他控制变量均等于０。

由此可得逻辑函数产生器：

　　通过上面两例可以看出，与用各种逻辑门设计组合逻辑电路相比

，使用数据选择器的好处是无需对函数化简。

（2）实现并行数据到串行数据的转换

4.4　数值比较器

一、数值比较器的定义及功能

　　在数字系统中，特别是在计算机中都具有运算功能，一种简单的运算就是比较两个数Ａ和Ｂ的大小。

数值比较器就是对两数Ａ、Ｂ进行比较，以判断其大小的逻辑电路。

比较结果有Ａ＞Ｂ、Ａ＜Ｂ以及Ａ＝Ｂ三种情况。

1.１位数值比较器

　　１位数值比较器是多位比较器的基础。

当Ａ和Ｂ都是１位数时，它们只能取０或１两种值，由此可写出１位数值比较器的真值表：

　　由真值表得到如下逻辑表达式：

　　由以上逻辑表达式可画出如下图所示的逻辑电路。

实际应用中，可根据具体情况选用逻辑门。

2.两位数值比较器

　　　由真值表可以写出如下逻辑表达式：

　　根据表达式画出逻辑图：

二、集成数值比较器

1.集成数值比较器74LS85得功能

　　集成数值比较器74LS85是４位数值比较器，其功能如下：

　　从功能表可以看出，该比较器的比较原理和两位比较器的比较原理相同。

两个４位数的比较是从Ａ的最高位A3和Ｂ的最高位B3进行比较，如果它们不相等，则该位的比较结果可以作为两数的比较结果。

若最高位A3＝B3，则再比较次高位A2和B2，余类推。

显然，如果两数相等，那么，比较步骤必须进行到最低位才能得到结果。

　　真值表中的输入变量包括A3与B3、A2与B2、A1与B1、A0与B0和Ａ与Ｂ的比较结果。

其中Ａ和Ｂ是另外两个低位数，IA>B、IA

设置低位数比较结果输入端是为了能与其他数值比较器连接，以便组成位数更多的数值比较器。

根据１位数值比较器逻辑表达式可知：

　　再根据74LS85的功能表可得：

　　上式与逻辑图一致。

由上式可以看出，仅对４位数进行比较时，应对IA>B、IAB＝IA

2.数值比较器的位数扩展

　4.5　算术运算电路

　　算术运算是数字系统的基本功能，更是计算机中不可缺少的组成单元。

本节介绍加法运算和减法运算的逻辑电路。

一、半加器和全加器

1.半加器

　　半加器就是实现下面这个真值表关系的电路。

　　由真值表可得逻辑表达式

　　运用逻辑代数，可将上式变换成与非形式

　　根据这两个表达式可得由与非门组成的半加器：

　　因为半加和

是异或关系，所以半加器也可利用一个集成异或门和与门来实现：

　　图中右边是半加器的代表符号。

2.全加器

　　全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。

根据全加器的功能，可列出它的真值表：

（如何更好地记住呢？

）

三变量多数

三变量判奇

　　其中Ai和Bi分别是被加数及加数,Ci-1为相邻低位来的进位数，Si为本位和数（称为全加和）。

以及Ci为向相邻高位的进位数。

　　为了比较方便地获得与－或－非的表达式，采用包围0的方法进行化简得：

　　据此可以画出1位全加器的逻辑图：

　三、减法运算

　　同加法运算一样，减法运算可采用减法器来实现。

半减器和全减器的设计方法和步骤与设计加法器相同。

实用上，为了简化系统结构，通常不另外设计减法器，而是将减法运算变为加法运算来处理，使运算器既能实现加法运算，又可实现减法运算。

一般采用加补码的方法代替减法运算，这种方法的原理详见课本P163-P166（同学自己掌握）。

四、集成算术／逻辑单元举例（具体自己了解一下，课本P166-P168）

本章小结

　　常用的中规模组合逻辑器件包括编码器、译码器、数据选择器、数值比较器、奇偶校验／产生器力法器及算术逻辑运算单元等。

这些组合逻辑器件除了具有其基本功能外，通常还具有输入使能、输出使能、输入扩展、输出扩展功能，使其功能更加灵活，便于构成较复杂的逻辑系统。

　　应用组合逻辑器件进行组合逻辑电路设计时，所应用的原理和步骤与用门电路时是基本一致的，但也有其特殊之处。

　　a.对逻辑表达式的变换与化简的目的是使其尽可能与组合逻辑器件的形式一致，而不是尽量简化。

　　b.设计时应考虑合理充分应用组合器件的功能。

同种类的组合器件有不同的型号，应尽量选用较少的器件数和较简单的器件满足设计要求。

　　c.可能出现只需一个组合器件的部分功能就可以满足要求，这时需要对有关输入、输出信号作适当的处理。

也可能会出现一个组合器件不能满足设计要求的情况，这就需要对组合器件进行扩展，直接将若干个器件组合或者由适当的逻辑门将若于个器件组合起来。

本章习题

1.一编码器的真值表如下所示，试用或非门和反相器设计出该编码器的逻辑电路。

2.试用与非门设计一译码器，译出对应ABCD＝0010、1010、1110状态的３个信号。

3.用译码器74138和适当的逻辑门实现函数

。

4.数据选择器如下图所示。

当I3＝０，I2＝I1＝I0＝１时，有

的关系，证明该逻辑表达式的正确性。

5.74151的连接方式和各输入端的输入波形如下图所示，画出输出端Ｙ的波形。

6.试用三个３输入端与门和一个或门实现语句“Ａ＞Ｂ”，Ａ和Ｂ均为两位二进制数。

7.试设计一个８位相同数值比较器，当两数相等时，输出Ｌ＝１，否则Ｌ＝０。