基于FPGA占空比检测系统.docx
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基于FPGA占空比检测系统
北华大学
电子系统工程实习报告
——基于FPGA得脉冲占空比测量系统设计
学 院:
电气信息工程学院
专 业:
电子信息工程
班级:
姓 名:
学号:
指导教师:
实习日期:
2015、9、07—2015、9
目 录
1实习题目ﻩ1
2实习目得与要求1
3实习内容ﻩ1
4实习原理2
4、1Multisim 软件ﻩ2
4、2QuartusII软件2
4、3ModeSim软件3
4、4UA741CN芯片ﻩ3
5系统硬件电路设计与程序流程设计ﻩ3
5、1系统电压放大硬件电路设计3
5、2系统软件程序流程设计3
6 系统调试与仿真5
6、1实验步骤5
6、2系统仿真6
7实验结论与分析6
8实习心得8
9参考文献8
附录程序代码及电路原理图ﻩ9
附录程序代码9
电路原理图14
PCB图14
实物图15
1实习题目
基于FPGA矩形脉冲占空比测量系统。
2实习目得与要求
在两周得实习中,需掌握verilog语言得使用,提高模拟电路设计得能力,掌握FPGA器件基本使用方法,掌握波形发生器及示波器等仪器得使用方法,通过方案设计来对测量系统进行逐步实现,最终完成实习。
实习要求如下:
1、被测信号为矩形波,频率范围为1Hz~5MHz;
2、被测信号峰峰值电压范围为50mV~1V;
3、被测脉冲信号占空比得范围为10%~90%;
4、显示得分辨率为0、1%,测量相对误差得绝对值不大于0、01。
系统框图如图2、1所示:
ﻩ
图2、1系统架构图
3实习内容
1、在模拟电路部分利用运算放大器对50mV~1V电压进行放大,所以需要设计出电压放大电路,仿真完成后,并作出实物;
2、在数字电路部分利用quartusII11、0软件进行设计,用verilog语言进行编辑程序,用ModelSim进行时序仿真,直至占空比测量满足误差位置;
3、在时序仿真完成后,加上按键控制,数码管显示模块,BCD码转换模块,在对管脚进行正确分配后,下到FPGA中对系统进行测试,在实际情况下对系统进行调试。
4实习原理
1.1Multisim软件
Multisim就就是美国国家仪器(NI)有限公司推出得以Windows为基础得仿真工具,适用于板级得模拟/数字电路板得设计工作。
它包含了电路原理图得图形输入、电路硬件描述语言输入方式,具有丰富得仿真分析能力。
使用Multisim交互式地搭建电路原理图,并对电路进行仿真。
Multisim提炼了SPICE仿真得复杂内容,无需懂得深入得SPICE技术就可以很快地进行捕获、仿真与分析新得设计,这也使其更适合电子学教育。
通过Multisim与虚拟仪器技术,PCB设计工程师与电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计与测试这样一个完整得综合设计流程。
1.2QuartusII软件
QuartusII可以在XP、Linux以及Unix上使用,除了可以使用Tcl脚本完成设计流程外,提供了完善得用户图形界面设计方式。
具有运行速度快,界面统一,功能集中,易学易用等特点。
QuartusII支持Altera得IP核,包含了LPM/MegaFunction宏功能模块库,使用户可以充分利用成熟得模块,简化了设计得复杂性、加快了设计速度。
对第三方EDA工具得良好支持也使用户可以在设计流程得各个阶段使用熟悉得第三方EDA工具。
此外,QuartusII通过与DSP Builder工具与Matlab/Simulink相结合,可以方便地实现各种DSP应用系统;支持Altera得片上可编程系统(SOPC)开发,集系统级设计、嵌入式软件开发、可编程逻辑设计于一体,就就是一种综合性得开发平台。
Quartus II提供了完全集成且与电路结构无关得开发包环境,具有数字逻辑设计得全部特性,包括:
可利用原理图、结构框图、VerilogHDL、AHDL与VHDL完成电路描述,并将其保存为设计实体文件;
QuartusII功能如下:
芯片(电路)平面布局连线编辑;LogicLock增量设计方法,用户可建立并优化系统,然后添加对原始系统得性能影响较小或无影响得后续模块;功能强大得逻辑综合工具;完备得电路功能仿真与时序逻辑仿真工具;定时/时序分析与关键路径延时分析;高效得期间编程与验证工具;可读入标准得EDIF网表文件、VHDL网表文件与Verilog网表文件;能生成第三方EDA软件使用得VHDL网表文件与Verilog网表文件。
4、3ModeSim软件
Mentor公司得ModelSim就就是业界最优秀得HDL语言仿真软件,它能提供友好得仿真环境,就就是业界唯一得单内核支持VHDL与Verilog混合仿真得仿真器。
它采用直接优化得编译技术、Tcl/Tk技术、与单一内核仿真技术,编译仿真速度快,编译得代码与平台无关,便于保护IP核,个性化得图形界面与用户接口,为用户加快调错提供强有力得手段,就就是FPGA/ASIC设计得首选仿真软件。
4、4UA741CN芯片
UA741CN(单运放)就就是高增益运算放大器,用于军事,工业与商业应用。
这类单片硅集成电路器件提供输出短路保护与闭锁自由运作。
具有广泛得共同模式,差模信号范围与低失调电压调零能力与使用适当得电位。
5 系统硬件电路设计与程序流程设计
5、1系统电压放大硬件电路设计
首先,利用Multisim软件对电压放大电路进行仿真,根据仿真结果对电路进行修改,同相放大电路如图5、1所示,公式如5、1所示:
Vi=Vp=Vn=(R1*Vo)/(R1+R2) (5、1)
图5、1同相发大电路图
然后根据电路图对实物进行制作,再进行测试。
5、2系统软件程序流程设计
系统软件程序流程图如图5、2所示:
6系统调试与仿真
6、1实验步骤
(1)打开Quartus II,新建工程选择文件存放位置,工程名设置截图如图6、1、1所示:
图6、1、1工程名设置截图
(2)选择好器件,最好不要默认型号,器件选择截图如图6、1、2所示:
图6、1、2器件选择截图
(3)本次实习需要仿真,所以要关联ModelSim,语言使用VerilogHDL,关联ModelSim截图如图6。
1、3所示:
图6、1、3关联ModelSim截图
(4)新建“**、v”文件进行程序编写,编译后成功后进行testbench测试文件得编写,保存后进行编译,编译成功后进行仿真。
6、2系统仿真
仿真结果如图6、2、1所示。
高电平为1500ns,低电平为2260ns,理论值为39、8%,实际测量值39、8%。
图6、2、1仿真结果
7实验结论与分析
在基于FPGA矩形脉冲占空比测量系统中,模拟部分能通过50mv~1v电压放大到3、3v得放大,放大得电压经过管脚输入FPGA进行测试占空比,通过按键开始启动测试,并将测试结果显示到数码管上,精度为0、1%。
表7、1测量误差
序号
输入电压(V)
频率
实际占空比(%)
测量占空比(%)
频率误差
1
2、5
0、5HZ
10、0
10、0
0、000
90、0
90、0
0、000
2
2、5
1HZ
10、0
10、0
0、000
90、0
90、0
0、000
3
2、5
10HZ
10、0
10、0
0、000
90、0
90、0
0、000
4
2、5
500HZ
10、0
10、0
0、000
90、0
90、0
0、000
5
2、5
1KHZ
10、0
10、0
0、000
90、0
90、0
0、000
6
2、5
10KHZ
10、0
10、1
0、010
90、0
90、1
0、001
7
2、5
500KHZ
10、0
10、3
0、030
90、0
90、3
0、003
8
2、5
1MHZ
10、0
11、0
0、100
90、0
91、0
0、011
9
2、5
3MHZ
10、0
13、0
0、300
90、0
93、0
0、033
10
2、5
5MHZ
10、0
15、0
0、500
90、0
95、0
0、056
当然,在此测量系统中存在误差,误差如下:
(1)波形发生器在产生波形时,产生误差;
(2)波形经过模拟电路到FPGA过程中,存在噪声干扰,此时用示波器显示会出现少许毛刺;
(3)由于FPGA就就是利用时钟节拍进行对信号得采集,例如,当时钟前一个上升沿采到低电平,后一时钟上升沿采到高电平,就可以判断被测信号有上升沿得到来,就在这一过程就存在误差,误差分析图如图7、1所示:
图7、1误差分析图
为了减小以上存在得误差,可以选用精度更好得波形发生器,适当提高FPGA得主频,提高模拟电路抗干扰能力,就就是测量系统精度提高。
8实习心得
在这两周得实习过程中,我觉得对于占空比测量系统得设计,其硬件电路就就是在模电得基础上设计得,主要就就是解决电压放大问题,锻炼了模拟电路得分析能力,对芯片手册得阅读能力,也加强对电路焊制与布局得能力。
而数字部分设计就就是一个很灵活得东西,它反映了您解决问题得逻辑思维与创新能力。
因此在整个设计过程中大部分时间就就是用在程序上面得。
怎样衔接各个模块才就就是关键得问题所在,这需要对FPGA得结构很熟悉。
一个好得设计架构清晰得思路可以决定设计难易程度与实现精度,可以巩固基础知识,提高实际项目实践能力,本次电子系统设计实习全方面得锻炼各种器件得使用能力以及知识运用得灵活性,进一步加强了团队合作得能力。
通过这次设计,我懂得了学习得重要性,学会了坚持与努力,在实训过程中我们可以掌握书本中没有得技能,加强自身各方面得能力,为以后工作打下基础。
9参考文献
[1]常本康、精密低频信号频率与占空比测量电路得设计与应用、医学研究生学报,2002(8)、15~4、
[2]梁志国、脉冲波形占空比得数字测量及不确定度分析、航天计测技术,2004
(2):
1002~6061
[3]汪虹,李宏、基于FPGA得等占空比任意整数分频器得设计、仪器与仪表,2002(1):
1004~373、
[4]阎石、数字电子技术基础、第5版:
[学位论文]、浙江:
浙江大学,2010、
附录程序代码及电路原理图
附录程序代码
modulepinlvji_top(clk,rst_n,clk_in,start,seg_data);
ﻩinputclk;
inputrst_n;
inputclk_in;
ﻩinputstart;
ﻩoutput [31:
0]seg_data;
wirestart_biao;
wireclk_1s;
ﻩwireclkx;
wire clk_biao_out;
ﻩwirestart_fsm;
ﻩwirec0;
wire[11:
0]zhankongbi_out;
ﻩmy_pllmy_pll_u(
、inclk0(clk),
ﻩ、c0(c0)
);
ﻩzhankongbizhankongbi_u(
ﻩ、clk(c0),
ﻩﻩ、rst_n(rst_n),
、start_fsm(start_fsm),
ﻩ、clk_biao_out(clk_biao_out),
ﻩ、clk_biao_xia(clk_biao_xia),
ﻩﻩt_zhan(zhankongbi_out)
ﻩ);ﻩ
ﻩseg_vseg_v_u(
、rst_n(rst_n),
ﻩ、clk(c0),
ﻩﻩ、seg_data(seg_data),
ﻩ、hex(zhankongbi_out)
ﻩ);
endmodule
modulezhankongbi(clk,rst_n,start_fsm,clk_biao_out,clk_biao_xia,cnt_zhan);//占空比模块
input clk;
input rst_n;
ﻩinputstart_fsm;//开始标志
ﻩinput clk_biao_out;//上升沿
ﻩinputclk_biao_xia;//下降沿
ﻩoutput[11:
0]cnt_zhan;//占空比值输出
ﻩreg [40:
0]cnt1;
reg [40:
0]cnt2;
ﻩreg [2:
0]state;
ﻩreg[40:
0]cnt;
reg[41:
0]cnthh;
ﻩregbiao;
ﻩalways (posedgeclk)
ﻩbegin
if(!
rst_n)
ﻩbegin
ﻩﻩcnt1 <=0;
ﻩﻩcnt2<=0;
ﻩﻩstate <=0;
ﻩﻩcnt<= 41'd0;
cnthh<=42'd0;
ﻩﻩbiao<= 0;
ﻩﻩend
ﻩelse
ﻩﻩcase(state)
ﻩ0:
begin
ﻩﻩﻩif(clk_biao_out &&start_fsm)//先上升沿
ﻩﻩbegin
ﻩﻩﻩﻩstate<=1;
ﻩﻩcnt1<=cnt1 +41'd1;
ﻩﻩﻩﻩﻩbiao <=0;
ﻩﻩﻩend
ﻩelse if(clk_biao_xia&&start_fsm)ﻩ//先下降沿
ﻩﻩbegin
ﻩﻩﻩﻩstate<= 4;
ﻩﻩcnt2<=cnt2+41'd1;
ﻩbiao<=0;
ﻩﻩﻩﻩﻩend
else
ﻩﻩﻩbegin
ﻩﻩﻩstate<=0;
ﻩﻩﻩbiao<=0;
ﻩﻩﻩend
ﻩﻩend
ﻩ1:
begin
ﻩﻩﻩﻩif(!
clk_biao_xia)//下降沿
ﻩﻩﻩbegin
ﻩﻩﻩﻩcnt1<=cnt1+ 41'd1;
ﻩﻩﻩﻩﻩstate<=1;
ﻩﻩend
ﻩﻩelse
ﻩﻩbegin
ﻩﻩcnt2<=cnt2+41'd1;
ﻩﻩﻩstate<=2;
ﻩﻩﻩend
ﻩﻩend
2:
begin
ﻩﻩﻩif(clk_biao_out||!
start_fsm)//上升沿
ﻩﻩﻩbegin
//ﻩﻩﻩﻩcnt_zhan <=(cnt1*10000)/(cnt1+cnt2);//计算占空比
ﻩﻩﻩstate <=3;
ﻩﻩﻩﻩcnthh<=cnt1*1000;
ﻩbiao<=1;
ﻩﻩend
ﻩﻩﻩelse
ﻩbegin
ﻩﻩﻩcnt2 <= cnt2+41'd1;
ﻩstate<=2;
ﻩﻩﻩﻩend
ﻩﻩend
ﻩﻩ3:
begin
state <=3;
//ﻩﻩﻩcnt_zhan<=cnthh;//计算占空比
ﻩﻩend
ﻩﻩ4:
begin
ﻩﻩif(!
clk_biao_out )
ﻩbegin
ﻩﻩﻩﻩﻩcnt2<= cnt2+41'd1;
ﻩﻩﻩﻩﻩstate<=4;
ﻩend
ﻩﻩelse
ﻩbegin
ﻩﻩﻩcnt1<= cnt1+ 41'd1;
ﻩﻩstate<=5;
ﻩend
ﻩend
ﻩ5:
begin
ﻩ if(clk_biao_xia||!
start_fsm)//上升沿或停止
ﻩﻩﻩbeginﻩ
//ﻩﻩﻩﻩﻩcnt_zhan<=(cnt1*10000)/(cnt1+cnt2);//计算占空比
ﻩﻩstate<=3;
ﻩﻩﻩﻩﻩcnthh<=cnt1*1000;
ﻩﻩﻩﻩﻩbiao<=1;
ﻩﻩﻩﻩend
ﻩﻩﻩelse
ﻩﻩﻩbegin
ﻩﻩﻩcnt1 <= cnt1+ 41'd1;
ﻩﻩﻩstate<= 5;
ﻩﻩﻩﻩend
ﻩendﻩ
ﻩendcase
ﻩendﻩﻩ
ﻩassignﻩcnt_zhan=(biao==1)?
(cnthh/cnt):
0;
endmodule
电路原理图
PCB图
实物图
500KHZ,电压为2、5V,测量10%占空比时:
500KHZ,电压为2、5V,测量50%占空比时:
500KHZ,电压为2、5V,测量50%占空比时:
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