现代数字系统设计实验讲义.docx
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现代数字系统设计实验讲义
现代数字系统设计实验讲义
易立华
二零一二年十二月三十日
序言
《现代数字系统设计实验》课是我系电子科学与技术专业的一门专业实验课程,具有非常重要的作用。
本实验课与理论课同时进行,与理论课有着较密切的联系。
因此同学们在做本实验之前必须具备以下的基础知识:
1、数字电路的基础知识
2、电子计算机常用操作系统的使用方法
3、一定的英语基础
4、必须有充分的理论知识做基础,与理论课同时进行
现代数字系统设计是以CPLD(复杂可编程逻辑器件)为载体,和EDA(电子设计自动化)工具紧密结合、同时进行的。
它代表了数字电子设计领域的最高水平,给数字电路的设计带来了革命性的变化。
从70年代第一片可编程逻辑器件PROM的诞生到现在的CPLD/FPGA,数字系统的设计发生了本质的变化。
从传统的对电路板的设计到现在的基于芯片的设计,使得数字系统设计的效率大大提高,产品更新速度大大加快,设计周期大大变短。
所以,同学们学习本课程有着非常重要的意义。
本实验不同于其它实验,他的实验手段和实验方法都有了重大的变化,主要体现在以下几个方面:
首先:
实验方法不同
本实验是在PC平台上,用原理图或文本进行输入,然后进行编译,通过之后再进行波形仿真,如有缺陷,再回过头去对源文件进行修改。
其流程图如下:
修改修改修改
其次:
实验手段不同
本实验是利用ISP技术、采用EDA工具、应用PLD器件,在PC平台上进行的。
第三、本实验课的目的
学生学习完本实验课后,应达到如下的要求:
1、能熟练使用本实验的配套EDA软件QUARTUSⅡ;
2、掌握PLD芯片的基本使用方法,能用现代数字系统的设计方法进行基本的数字系统设计;
3、掌握图形编辑和Verilog文本编辑,重点是VerilogHDL文本编辑;
4、具备基本的开发能力,为后续学习打下坚实的基础;
实验规则
为了维护正常的实验教学次序,提高实验课的教学质量,顺利的完成各项实验任务,确保人身、设备安全,特制定如下实验规则:
一、实验前必须充分预习,完成指定的预习内容,并写出预习报告,预习要求如下:
1、认真阅读本实验指导书,分析掌握本次实验的基本原理;
2、完成各实验预习要求中指定的内容;
3、熟悉实验任务。
二、实验时,认真、仔细的写出源程序,进行调试,有问题向指导老师举手提问;调试成功准备下载时,必须请示指导老师,得到允许方可下载。
三、实验时注意观察,如发现有异常现象(电脑故障或实验箱故障),必须及时报告指导老师,严禁私自乱动。
四、实验过程中应仔细观察实验现象,认真记录实验数据、波形、逻辑关系及其它现象,记录的原始结果必须经指导教师审阅签字后,方可离开。
五、自觉保持实验室的肃静、整洁;实验结束后,必须清理实验桌,将实验设备、工具、导线按规定放好,并填写仪器设备使用记录。
六、凡有下列情况之一者,不准做实验:
1、没有写预习报告者;
2、实验开始后迟到10分钟以上者;
3、实验中不遵守实验室有关规定,不爱护仪器,表现不好而又不服从管理教育者;
七、实验后,必须认真作好实验报告,下次实验时交实验指导老师批阅。
没交实验报告者,在规定时间里必须交给实验指导老师,否则视为缺做一次实验。
八、一次未做实验,本实验课成绩视为不及格,原则上与下一届学生进行重修。
以上实验规则,请同学们自觉遵守,并互相监督。
数字系统实验室仪器设备操作规程
1、指导教师或实验工作人员应密切注视实验人员的操作行为,如发现不按操作规程办事,或随意乱动室内的仪器设备,应予以制止;
2、进行本实验的学生,应具备一定的电脑知识,基本熟悉windows操作系统的应用;
3、实验前,学生应在实验教师的指导下,学习实验软件QuartusⅡ软件的基本使用方法,了解数字逻辑实验箱的使用方法,并在实验中逐步熟悉;
4、本实验室的仪器设备较贵重,严禁随意乱动;严禁在电脑上私设密码;实验时,必须按实验程序进行;
5、实验中,对于学生使用的各种仪器、仪表及实验连线,必须经实验指导教师审查确认后,方可接通电源;通电后,应随时观察是否正常工作,如发现异常情况,应立即切断电源,并报告指导教师,在故障未排除之前,严禁强行通电,否则后果自负;
6、学生在指定桌上实验,除本桌仪器外,不得擅自取用其它仪器设备;如确需要取用,须经指导教师同意;
7、实验过程中,如发现损坏仪器设备、仪表工具,或软件不能正常使用等情况,应立即报告指导教师或实验工作人员;
8、实验完毕后,实验人员应清点好实验所用的一切仪器设备,并经实验指导教师同意后方可离开;
9、违规操作损坏的设备,除照价赔偿外,并给予相应的纪律处分;
考核方式和评分办法
本实验的考核方式为传统的考核方法,其换算方法为:
总成绩=实验方案×30%+实验操作×40%+实验结果×30%
注意:
1、缺做一个实验,综合成绩为不及格,原则上进行重修;
2、实验前未预习,无预习报告的不准参加本次实验;
3、迟到10分钟以上不准参加实验;
4、特殊原因缺做实验的,期末考试之前可进行补做,但必须有系级以上的证明材料;
5、平时成绩不及格者,总成绩视为不及格。
KHF-5型CPLD/FPGA实验开发系统
(一)、系统概述
实验箱由主板和下载板组成,能够满足工科院校开设CPLD/FPGA课程的实验需要,同时也可用作CPLD/FPGA应用系统。
编辑方式有图形编辑,文本编辑,波形编辑,混合编辑等方式,硬件描述语言有AHDL,VHDL,Verilog-HDL等语言。
配有模拟可编程器件ispPAC器件系列,突破传统的EDA实验箱一般只做数字电路实验的模式,用户可以在实验箱上通过模拟可编程器件进行模拟电子的开发训练。
实验箱配有10个数码管,(包括6个并行扫描数码管和4个串行扫描数码管
)。
16个数据开关,4个脉冲开关,数据开关和脉冲开关可配合使用,也可单独使用。
A/D转换,采用双A/D转换,有常规的8位A/D转换器ADC0809,还可以配置位数较高,速度较快的12位A/D转换器MAX196。
D/A转换器,采用高速DA芯片0800。
通用小键盘,本实验箱提供16个微动开关(4X4),可方便的进行人机交互。
具有单片机扩展槽,由于实验箱上的所有资源(如数码管、数据开关、小键盘等)都可以借用,因此通过此扩展槽可以开发单片机及单片机接口实验。
外围扩展口,为了便于开发,本实验箱还预留一个40PIN的扩展槽,用以与外围电路的联接。
下载板采用CPLD/FPGA芯片,具有芯片集成度高、内部资源丰富、用户可用引脚多等显著优点,不易出现芯片内部资源尚有空余而芯片引脚已用完的情况。
CPLD/FPGA下载板上包含断电芯片功能保持功能,并带有COM1、COM2、COM3、COM4四个50脚的插针,使下载板易于与主板连接起来。
下载板上也可作为应用板使用。
本实验装置在PC机上还配有一个专用下载程序(CPLDDN4),供用户下载程序。
当串行通信电缆分别与下载板和PC机相连后,通过此界面可以实现在MAX+PLUS下编写的电路(如图形、波形、AHDL语言、VHDL语言编写的电路)进行下载、写EEPROM和读EEPROM。
具有VGA接口、USB接口、PS/2接口、语音接口。
实验箱配有128×64字符型液晶屏一块。
(二)、硬件结构及原理图
本实验箱由实验板和下载板两部分组成。
下载板可以和主板配合完成数字电路及CPLD/FPGA的各种开发和实验,也可以单独做实际应用的应用板。
且具有模拟可编程下载板、VGA/PS2接口板、USB接口板、点阵显示板。
1.时钟源
图1-2050MHz信号源
本实验箱CPLD/FPGA芯片由50MHz晶振提供振荡频率,接至P183管脚。
为了方便操作,还为系统提供了约1Hz—1MHz连续可调的时钟信号,接至CPLD/FPGA的P78脚,通过调节短路夹J1和J2来改变其输出频率值。
22.1184MHz的时钟信号接于CPLD/FPGA的80脚(P80)。
图1-21可调信号源
2.输入开关
本实验箱中有16个数据开关(SW1——SW16),4个脉冲开关(KP1——KP4)。
图1-22脉冲开关
在通常状态下数据开关和脉冲开关为低电平。
数据开关和脉冲开关可配合使用,也可单独使用。
若二者配合使用,在数据开关为低电平时,按下脉冲开关则产生一个高电平脉冲;在数据开关为高电平时,按下脉冲开关则产生一个低电平脉冲。
其中16个数据开关与CPLD/FPGA的管脚的连接情况依次为:
SW1-P103,SW2-P104,SW3-P111,SW4-P112,SW5-P113,SW6-P1114,SW7-P115,SW8-P116,SW9-P119,SW10-P120,SW11-P121,SW12-P122,SW13-P125,SW14-P126,SW15-P127,SW16-P128。
同时与数据开关和CPLD/FPGA相应引脚相连的还有16个LED发光二极管,可以作为输出使用。
在作为输出时,不论数据开关和脉冲开关为高电平还是低电平,均不影响其状态。
脉冲开关(KP1——KP4)与CPLD/FPGA的管脚的连接情况依次为P103,P104,P111,P112与数据开关SW1—SW4复用CPLD/FPGA管脚。
脉冲开关经RS触发器去抖动之后,便可实现在数据开关为高电平时产生一个负脉冲,在数据开关为低电平时产生一个正脉冲。
此电路适合作计数器,暂存器的脉冲输入。
3.数码管显示
本实验箱有10个数码管(SEG1——SEG10),采用共阴极8段LED显示。
其中SEG1——SEG2采用静态显示方式,SEG3——SEG10采用动态扫描显示方式。
数码管SEG1——SEG10与CPLD/FPGA的对应管脚接法为:
图1-24数码管显示原理图
SEG1(a,b,c,d,e,f,g,p)——P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169。
SEG2(a,b,c,d,e,f,g,p)——P170,P172,P173,P174,P175,P176,P177,P179。
其中P169、P179分别接到两个数码管的小数点上。
其中SEG1、SEG2的8段输入端分别与8个LED发光二极管相连且同时显示。
LED发光二极管在实验箱上的标志为D17—D32分别对应P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169,P170,P172,P173,P174,P175,P176,P177,P179。
图1-25串行扫描数码管原理图
图1-26串行扫描数码管74138片选原理图
SEG3——SEG10的共阴公共端G经74138译码并反相后分别与CPLD/FPGA的对应管脚相连,74138的A、B、C三个输入端分别接到CPLD/FPGA的P180、P186、P187管脚,由其控制各位分时选通,动态扫描。
SEG3——SEG10(a,b,c,d,e,f,g,p)的各段与CPLD/FPGA引脚的对应关系为:
P189、P190、P191、P192、P193、P195、P196、P197。
如图1-26所示。
4.A/D转换
本实验箱A/D转换采用双A/D转换,有8位A/D转换器ADC0809与12位A/D转换器MAX196。
对于ADC0809只使用了一路模拟量输入IN-1,其余7个模拟量输入端均接到扩展槽COM5。
用户可最多实现7路模拟量分时输入。
ADD-A,ADD-B,ADD-C为可选择地址,分别接到CPLD/FPGA的对应管脚P36,P37,P38
START(启动信号)与ALE(地址锁存信号)均接到CPLD/FPGA的对应管脚P19。
时钟CLOCK端接到CPLD/FPGA的对应管脚P40。
EOC(转换结束信号)接到CPLD/FPGA的对应管脚P39,Enable接对应的管脚P18。
8位数字量输出端由低(lsb2-8)到高(msb2-1)分别接到CPLD/FPGA的对应管脚P24,P25,P26,P27
P28,P29,P30,P31。
对于MAX196,其VDD接外电源VCC(+5V),WR写端接P25,RD读端接P24,INT端接P19,6路输入与ADC0809复用,12位输出(D0—D12)分别接P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。
用户可以随意的使用任意一种。
图1-27A/D转换器0809
图1-28A/D转换器MAX196
5.D/A转换
实验箱D/A转换器DAC0800,参考电压为VCC(+5V),数字量由CPLD/FPGA输入到DAC0800的DI0-DI7,与CPLD/FPGA管脚的对应关系为:
P132-DI0,P133-DI1,P134-DI2,P135-DI3,P136-DI4,P139-DI5,P140-DI6,P141-PDI7,P16—CS。
模拟量输出经J3(COM2)输出。
图1-29D/A1转换器DAC0800
图1-30D/A2转换器DAC0800
6.单片机扩展槽及外扩槽
在主板上留有一个模拟单片机扩展槽,用于CPLD/FPGA模拟单片机之用,其与CPLD/FPGA的接口分别为,P0.0—P0.7(39—32),对应于P44,P45,P46,P47,P53,P54,P55,P56;P1.0—P1.7(1—8),对应于P57,P58,P60,P61,P62,P63,P64,P65;P2.0—P2.7(21—28),对应于P75,P74,P73,P71,P70,P69,P68,P67;P3.0—P3.7(10—17),对应于P83,P85,P86,P87,P88,P89,P90,P92;PSEN脚对应于P194,ALE脚对应于P79;RST脚对应于P18。
7.RS232接口
TXD(PC)接到RXD(CPLD/FPGA)的P182;RXD(PC)接到TXD(CPLD/FPGA)的P93。
8.RS485接口
RS485的DI、RD分别接CPLD/FPGA的P167、P169管脚,DE、RE并联后与CPLD/FPGA的P168相连。
图1-31MAX487原理图
9.键盘
4X4键盘的接口电路如图1-32所示:
CPLD/FPGA的P120、P121、P122、P125管脚作为扫描码输出,分别接到键盘的输入端,键盘的查询输出接到CPLD/FPGA的P126、P127、P128、P131四个管脚上。
图1-32键盘接口示意图
10.扩展接口
图1-33单片机接口图
(一)
40PIN的扩展槽COM6:
为了外扩使用,在主板上设置有一个40PIN的扩展槽COM6,该扩展槽与标准的51单片机仿真机接口兼容,其接口定义如下:
1-PO57、2-VCC、3-PO58、4-PO44、5-PO60、6-PO45、7-PO61、8-PO46、9-PO62、10-PO47、11-PO63、12-PO53、13-PO64、14-PO54、15-PO65、16-PO55、17-P18、18-PO56、19-PO83、20-VCC、21-PO85、22-P79、23-PO86、24-PO93、25-PO87、26-PO67、27-PO88、28-PO68、29-PO89、30-PO69、31-PO90、32-PO70、33-PO92、34-PO71、35-XTAL2、36-PO73、37-XTAL1、38-PO74、39-GND、40-PO75。
其中POXX表示CPLD/FPGA的管脚经过电阻后与扩展口相连。
图1-34单片机接口图
(二)
PS2接口:
图1-35PS2接口图
26PIN的扩展槽COM5:
其与CPLD/FPGA对应的管脚在主板上已标明,此扩展槽可供用户根据自己的需要使用,。
图1-3626PIN_COM5接口图
图1-3726PIN_COM5接口匹配电阻
功放部分电路:
图1-38功放电路示意图
音频前项通道部分电路:
图1-39电压处理
图1-40双声道及话筒前置处理电路
实验一全加器设计、仿真与下载
一.实验目的
1.熟练掌握QARTUSII的使用。
2.掌握使用verilog语言设计四位全加器。
3.掌握CPLD/FPGA开发系统硬件电路的下载及测试。
二.实验仪器设备
1.PC机一台
2.KHF-5CPLD/FPGA实验开发系统一套。
三.实验要求
1.预习四位全加器的设计方法,要求使用verilog语言。
2.仔细阅读CPLD/FPGA开发系统,熟悉硬件电路中的每个开关、数码管八段中的每段、及每个发光LED管与FPGA芯片对应的引脚。
3.预习本次实验内容。
四.实验内容及操作步骤
(1)创建一个新的项目,新建verilog文件。
(2)进行编译。
(3)点击Assign菜单的Device项选择芯片ACEX1K系列EP1K100QC208-3。
(4)管脚分配。
仔细阅读CPLD/FPGA实验开发系统,自己设定管脚分配。
参考引脚锁定如下。
(5)再编译。
(6)启动CPLDDN下载软件THRCPLD,进行串口设置,器件设置,打开文件下载,找到*.pof文件,点击“写CPLD”。
(7)观察,写出实验结果。
add_c:
103
add_b[3]:
119
add_b[2]:
120
add_b[1]:
121
add_b[0]:
122
add_a[3]:
125
add_a[2]:
126
add_a[1]:
127
add_a[0]:
128
out_led1[0]:
161
out_led1[1]:
162
out_led1[2]:
163
out_led1[3]:
164
out_led1[4]:
166
out_led1[5]:
167
out_led1[6]:
168
out_led1[7]:
169
out_led2[0]:
170
out_led2[1]:
172
out_led2[2]:
173
out_led2[3]:
174
out_led2[4]:
175
out_led2[5]:
176
out_led2[6]:
177
out_led2[7]:
179
inclk:
183
五.实验报告
1.总结QARTUSII进行电路设计的实质。
2.总结用QARTUSII进行电路设计的一般步骤。
3.思考题:
out_led1[0]为什么要锁定到161引脚上,inclk为什么要锁定到183引脚上。
实验二复杂数字钟设计与扫描显示
一.实验目的
1.熟练掌握Verilog语言设计分频,计数、串形扫描显示电路的方法。
2.熟悉使用CPLD/FPGA实验箱的数码管显示。
二.实验仪器
1.PC机一台
2.KHF-5CPLD/FPGA实验开发系统一套。
三.实验要求
1.预习串行扫描显示的原理
2.复习教材相关内容。
3.预习阅读CPLD/FPGA开发系统,熟悉硬件电路中的每个开关、数码管八段中的每段、及每个发光LED管与FPGA芯片对应的引脚。
4.提前填写、熟悉verilog程序。
四.实验内容及实验步骤
(1)设计输入。
moduleclock(inclk,reset,outa,outb);
inputinclk;
inputreset;
output[7:
0]outa;
output[2:
0]outb;
(2)编译。
(3)点击Assign菜单的Device项选择芯片ACEX1K系列EP1K100QC208-3。
(4)管脚分配。
仔细阅读CPLD/FPGA实验开发系统,自己设定管脚分配。
参考引脚锁定如下。
(5)再编译。
(6)启动CPLDDN下载软件THRCPLD,进行串口设置,器件设置,打开文件下载,找到*.pof文件,点击“写CPLD”。
(7)观察,写出实验结果。
reset:
112
outb[0]:
180
inclk:
183
outb[1]:
186
outb[2]:
187
outa[0]:
189
outa[1]:
190
outa[2]:
191
outa[3]:
192
outa[4]:
193
outa[5]:
195
outa[6]:
196
outa[7]:
197
五.实验报告
1.总结串行扫描显示方式进行显示的方法。
2.写出实验总结报告
实验三交通灯控制器
一、实验目的
设计交通灯控制器,掌握状态机和减法计数器的应用。
二、实验仪器
微机、EDA实验系统
三、实验原理
1、系统方案
利用状态机来实现对交通灯的控制,对十字路口的红、绿、黄和左拐灯进行控制,并通过数码管显示倒计时。
2、控制模块
(1)状态机
用2个进程分别控制两个方向的交通灯。
引入有限状态机控制交通灯的状态转化,即绿灯→黄灯→左拐灯→黄灯→红灯。
复位时红灯全亮。
(2)倒计时
用2个减法计数器实现倒计时,当某个状态的剩余时间减到0则切换状态。
各状态的交通灯保持时间可以如下分配:
A向红、黄、绿和左拐灯分别为55s,5s,40s,15s,B向红、黄、绿和左拐灯分别为65s,5s,30s,15s。
3、显示模块
8位数码管采用动态扫描显示,位选信号SEL0、SEL1、SEL2经过3-8译码后选择1位数码管,段选信号为A、B、C、D、E、F、G、DP。
(1)位选扫描模块
(2)段选扫描模块
(3)显示译码模块
四.实验要求
1.提前填写、熟悉交通灯控制器verilog程序
2.复习教材相关内容。
3.预习阅读CPLD/FPGA开发系统,熟悉硬件电路中的每个开关、数码管八段中的每段、及每个发光LED管与FPGA芯片对应的引脚。
LED发光二极管在实验箱上的标志为D17—D32分别对应P161(D4),P162(D5),P163,P164(D6),P166(D7),P167,P168,P169,P170,P172,P173,P174,P175,P176,P177,P179。
五、实验步骤
1、建立工程
2、搭建电路
50MHzCLK系统时钟分频为1Hz计时时钟,数码管扫描时钟500KHz;
EN接开关,向下压系统复位;
LAMPA3~0分别连接A向的红,黄,绿和左拐灯;
LAMPB3~0分别连接B向的红,黄,绿和左拐灯;
所有端口锁定FPGA芯片引脚,包括数码管的位选信号;
数码管的段选信号A,B,C,D,E,F,G。
3、下载运行工程
拨动开关,观察发光二
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- 现代 数字 系统 设计 实验 讲义