数字钟的设计方法及步骤.docx
- 文档编号:8644033
- 上传时间:2023-02-01
- 格式:DOCX
- 页数:8
- 大小:95.71KB
数字钟的设计方法及步骤.docx
《数字钟的设计方法及步骤.docx》由会员分享,可在线阅读,更多相关《数字钟的设计方法及步骤.docx(8页珍藏版)》请在冰豆网上搜索。
数字钟的设计方法及步骤
四川机电职业技术学院
数字电子课程设计说明书
题目:
数字电子钟
院系名称:
电子电气工程系专业班级:
09电气6班
学生姓名:
姚瑶学号:
0907041114
指导教师:
刘惠兰、刘廷敏、徐贵仁
教师职称:
2010年12月15日
摘要
数字电子钟是采用数字电路实现对“时”、“分”、“秒”数字显示的设计装置。
由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度、稳定度远远超过了老式机械钟表。
在数字显示方面,目前还可以直接采用CMOS-LED光电组合器件,构成模块式石英晶体数字钟。
为了帮助同学们了解数字钟的组成,运用已学过的数字电路基本知识,掌握设计简单数字系统的方法,本课题介绍数字钟的设计制作方法。
关键词:
数字集成电路计数器七段数码显示校时电路
1设计题目数字电子钟
A纸,页边距为2.5cm
数字电子钟是采用数字电路实现对“时”、“分”、“秒”数字显示的设计装置。
由于数字集成电路的发展和石英晶体振荡器的广泛应用,使得数字钟的精度、稳定度远远超过了老式机械钟表。
在数字显示方面,目前还可以直接采用CMOS-LED光电组合器件,构成模块式石英晶体数字钟。
为了帮助同学们了解数字钟的组成,运用已学过的数字电路基本知识,掌握设计简单数字系统的方法,本课题介绍数字钟的设计制作方法。
1.1数字钟的组成和工作原理
一个简单的数字钟,主要由六部分组成。
整机电路方框图如图1-1所示。
图1-1数字钟整机方框图(宋体,5号)
1.1.1石英晶体振荡器模块
振荡器主要用来产生时间标准信号。
因为数字钟的精度,主要取决于时间标准信号的频率及其稳定度,所以要产生稳定的时标信号,一般是采用石英晶体多谐振荡器,从数字钟的精度考虑,晶振频率愈高,钏表的计时准确度就愈高。
但这会使振荡器的耗电量增大,分频器的级数也要增多。
所以在确定频率时应考虑两方面的因素,然后再选定石英晶体的型号。
图1-2晶体振荡器之一
1.1.2分频器模块
因为振荡器产生的时标信号频率很高,要使它变成能用来计时的“秒”信号,需要一定级数的分频电路。
分频器的级数和每级分频的次数要根据时标频率来定。
例如,目前石英电子表多采用100KHz的时标信号,则经过5级十分频即可得到周期为1“秒”信号。
如果采用其它频率的时标信号,则需自己选定分频次数,选择合适的计数器集成电路。
当然应以电路简单、工作稳定为宜。
在此举例假设采用74LS190十进制计数器来完成对100KHz时标信号的分频。
其中74LS190集成块的功能表如表1-1所示。
74LS190是一种可以完成十进制加减可逆计数的集成电路块。
表1-174LS190集成块的功能表
其电路接线如图1-3所示。
图1-3分频器电路之一
1.1.3计数器
模块有了“秒”信号,则可根据60秒为1分,60分为1小时,24小时为1天的进制,分别选定“秒”、“分”、“时”的计数器。
从这些计数器的输出端可以得到1分、1时和1天的时间进位信号。
在“秒”计数器中,因为是60进制,即有60个“秒”信号输入,才能输出一个“分”进位信号。
所以它有60个记忆状态,若用十进制数表示这60个状态时,需要两位十进制数(个位和十位),这样,“秒”个位应是十进制,“秒”十位应是6进制。
为了将来便于用8421码译码器显示电路,“秒”计数器中通常用两个十进制计数器的集成电路芯片组成。
用反馈归零的方法使“秒”十位变成6进制,以使个位、十位合起来实现60进制。
“分”计数器和“秒”计数器组成完全相同,不再重述。
只是“时”计数器中,也用两个十进制计数器再采用反馈归零的方法实现24进制就可以了。
74LS190是双四位二进制计数器,由它组成一个十进制计数器和一个六进制计数器,便组成了一个六十进制计数器,低位是一个由74LS190组成的十进制计数器,高位是由一个74LS190和一个与非门组成的六进制计数器。
个位由一个74LS190组成一个十进制计数器,十位由一个74LS190和一个与非门组成的六进制,与非门的两个端子接到74LS190的QB和QC,当计数器没有达到6的时候,计数器计数,当计数器达到了6的时候,与非门的输出端就给74LS190的一管脚一个脉冲,使得计数器清零。
其功能表如表1-2所示。
表1-274LS190集成块的功能表(宋体,五号,加黑)
其电路接线如图1-4所示:
图1-460进制计数电路之一
在图1-4中,其中个位计数器U2接成十进制形式。
十位计数器U1选择QC与QB做反馈端,经过与非门输出控制清零端(~CLR),接成六进制计数形式。
个位与十位计数器之间采用同步级连方式,将个位计数器的进位输出控制端(RCO)接至十位计数器的计数允许端(ENT),完成个位对十位计数器的进位控制。
将个位计数器的RCO和十位计数器的QC、QA经与门由CO端输出,作为进位输出控制信号。
当计数器计数状态为59时,CO端输出高电平,在同步级联方式下,允许高位计数器计数。
选择信号源库中的10Hz方波信号作为计数器的测试时钟源,这样可以比采用1Hz的方波信号要快些,调试效率高一些,在实际子电路测试时,可采用1Hz的方波信号源。
1.1.4译码显示电路模块
结论
我们这次实习的目的是:
1巩固和加强《数字电子技术》,课程的理论知识,掌握数字逻辑和电子电路的相关知识。
2加强集成电路的运用能力,提高数字电子电路实践技能及仪器使用技巧。
3理解中规模数字电子集成电路的结构、工作原理及其应用方法。
4掌握运用中规模数字电子集成电路构成数字电子电路的设计思路,和设计方法,了解电子产品研制、开发过程。
5掌握数字电子电路的组装与调试方法及故障排除方法。
6熟悉查阅手册和文献资料的方法,培养独立分析问题和解决问题的能力,培养创新能力和创新思维。
7学会撰写课程设计、熟悉总结报告的格式与方法。
通过本次设计:
在此次的数字钟设计过程钟,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。
在连接六进制,十进制,六十进制的进位及二十四进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路出错时便能准确地找出错误所在,并及时纠正了。
在设计电路中,往往是先仿真后连接实物图,但有时候仿真和电路连接并不是完全一致的,例如仿真的连接示意图中,往往没有接高电平的十六脚或十四脚以及接低电平的七脚或八脚,因此在实际的电路连接中往往容易遗漏。
又例如74LS190芯片,其本身是一个十进制计数器,在仿真电路中必须连接反馈线才能正常显示,而在实际电路中无需再连接,因此仿真图和电路连接还是有一定区别的。
对该设计的建议是:
此次数字钟设计重在接线,虽然能把电路图接出来,并能正常显示,但对于电路本身的原理并不是十分熟悉,总的来说,通过这次的设计实验更进一步地增强了实验的动手能力。
本次设计我们的错误主要表现在以下几个方面:
1接线过程中铜丝裸线太多,将会导致电路短路以及美观问题。
2线路布线不合理,浪费较多,没有做到横平竖直。
3对集成块的管脚功能不够熟悉,导致了连接错误和遗漏。
4对分频器的原理理解不透彻,二分频接法出现了很大的失误。
5自激振荡器的连接原理理解不透彻,导致连接后一开始并没有成功,浪费很多时间。
致谢
本次设计是在刘惠兰老师、刘廷敏老师、徐贵仁老师的指导下进行实验的。
感谢他们的耐心指导,让我们学到了很多书本上没有的知识,真正的将理论与实际相结合,提高了我们的动手能力与思考问题的方法。
借此机会再次鸣谢三位老师的帮助与指导。
考文献
[1]康华光主编.电子技术基础数字部分(第四版).北京:
高等教育出版社,2006
[2]童诗白,华成英主编.模拟电子技术基础(第三版).北京:
高等教育出版社,2005
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 数字 设计 方法 步骤