集成电路设计全加器.docx
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集成电路设计全加器.docx
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集成电路设计全加器
《集成电路设计实践》报告
题目:
全加器设计
院系:
自动化与信息工程
专业班级
学生学号:
学生姓名:
指导教师姓名:
职称:
_____________
起止时间:
2015-1-5到2015-01-14
成绩:
___________________________________
一.课设基本任务:
全加器设计
1)依据全加器的真值表,给出全加器的电路图完成全加器由电路图到晶体管级的转化(需提出至少2种方案);
2)绘制原理图(Sedit),完成电路特性模拟(Tspice,瞬态特性),给出电路最大延时时间;
3)遵循设计规则完成全加器晶体管级电路图的版图,流程如下:
版图布局规划-基本单元绘制-功能块的绘制-布线规划-总体版图);
4)版图检查与验证(DRC检查);
5)针对自己画的版图,给出实现该全加器的工艺流程图。
二、电路设计方案
原理:
三个输入位:
数据位A和B,低位进位输入Ci
二个输出位:
全加和S,进位输出Co
真值表
A
B
Ci
S
Co
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
根据一位全加器的输入输出关系得:
得电路图:
方案一:
传输门一位全加器
优点:
晶体管使用数目少
缺点:
电路功耗大
方案二:
互补静态CMOS实现的全加器
优点:
静态功耗小
缺点:
晶体管数目多,占硅片面积大,延迟时间高
3.电路特性仿真及分析
1).电路图
2).电路图网表
*SPICEnetlistwrittenbyS-EditWin327.03
*WrittenonJan10,2015at22:
57:
48
*Waveformprobingcommands
.probe
.optionsprobefilename="Module1.dat"
+probesdbfile="C:
\Users\ASUS\Desktop\集成电路实践\tanner\S-Edit\MYB3110433031.sdb"
+probetopmodule="Module0"
.lib"C:
\Users\ASUS\Desktop\集成电路实践\ic_techfiles\cz6h+_v20.lib"tt
*Maincircuit:
Module0
M1CoN2VddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M2CoN2GndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M3N2AN12VddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M4N6BVddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M5N5AGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M6N2AN16GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M7N5BGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M8N16BGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M9N2CiN5GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M10N2CiN6VddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M11N12BN6VddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M12N6AVddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M13N19N2N1N1NENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M14N1AGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M15N1BGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M16N1CiGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M17N19CiN10GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M18N10AN22GndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M19N22BGndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M20SUMN19GndGndNENHL=0.35uW=0.7uAD=66pPD=24uAS=66pPS=24u
M21N9CiVddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M22N9AVddN4PENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M23N9BVddN7PENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M24N19N2N9VddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M25N13BN11N14PENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M26N19CiN13N14PENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M27N11AN9N14PENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
M28SUMN19VddVddPENHL=0.35uW=1.4uAD=66pPD=24uAS=66pPS=24u
v29VddGnd5.0
v30AGndpulse(0.05.220n1n1n200n400n)
v31BGndpulse(0.05.0100n1n1n100n200n)
v32CiGndpulse(0.05.040n1n1n50n100n)
.modelPENHPMOS
.modelNENHNMOS
*Endofmaincircuit:
Module0
VININGNDPULSE(03.3010n50n100n)
.tran/op10n600nmethod=bdf
.printtranv(A)v(B)v(Ci)v(SUM)v(Co)
.end
3).TSpice进行仿真
4.版图的布局规划及基本单元的设计
1).版图
2).版图DRC检测
3).版图网表
*CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;
*TDBFile:
C:
\Users\acer\Desktop\lp\lp.tdb
*Cell:
Cell0Version1.18
*ExtractDefinitionFile:
..\..\..\..\lp\ic_techfiles\xauteeic_35um.ext
*ExtractDateandTime:
01/13/2015-17:
39
.probe
.optionsprobefilename="C:
\lp.dat"
+probesdbfile="C:
\lp\hpf1.sdb"
+probetopmodule="Module0"
.lib"C:
\Users\ASUS\Desktop\集成电路实\ic_techfiles\cz6h+_v20.lib"tt
*NODENAMEALIASES
*2=A(70.55,7.9)
*3=S(146.4,-25.15)
*5=Co(99.25,-30.95)
*6=GND(70.95,-44)
*7=VDD(67.15,3.25)
*18=B(75.15,11.5)
*19=Ci(83.2,15.4)
M1S1VDDVDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M1DRAINGATESOURCEBULK(144.7-23.85145.05-21.8)
M2Co4VDDVDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M2DRAINGATESOURCEBULK(100-29.6102.05-29.25)
M31413VDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M3DRAINGATESOURCEBULK(110.3-11.95112.35-11.6)
M41Ci15VDDPENHL=5.74E-007W=1.25E-006AD=1.375E-012PD=4.7E-006AS=1.3125E-012PS=4.6E-006
*M4DRAINGATESOURCEBULK(126.2-18126.55-15.95)
M514A13VDDPENHL=5.74E-007W=1.25E-006AD=1.375E-012PD=4.7E-006AS=1.3125E-012PS=4.6E-006
*M5DRAINGATESOURCEBULK(122.9-10.3123.25-8.25)
M615B14VDDPENHL=5.74E-007W=1.25E-006AD=1.375E-012PD=4.7E-006AS=1.3125E-012PS=4.6E-006
*M6DRAINGATESOURCEBULK(124.55-14.15124.9-12.1)
M713AVDDVDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M7DRAINGATESOURCEBULK(116.05-5.7118.1-5.35)
M813CiVDDVDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M8DRAINGATESOURCEBULK(110.35-5.7112.4-5.35)
M913BVDDVDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M9DRAINGATESOURCEBULK(121.2-5.7123.25-5.35)
M104A16VDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M10DRAINGATESOURCEBULK(75-1975.35-16.95)
M114Ci17VDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M11DRAINGATESOURCEBULK(81.75-10.782.1-8.65)
M1216B17VDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M12DRAINGATESOURCEBULK(73.35-14.4573.7-12.4)
M1317AVDDVDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M13DRAINGATESOURCEBULK(71.75-9.0573.8-8.7)
M1417BVDDVDDPENHL=5.74E-007W=1.25E-006AD=1.3125E-012PD=4.6E-006AS=1.375E-012PS=4.7E-006
*M14DRAINGATESOURCEBULK(76.4-9.0578.45-8.7)
M15S1GNDGNDNENHL=3.5E-007W=2.45E-006AD=3.92E-012PD=8.1E-006AS=4.165E-012PS=8.3E-006
*M15DRAINGATESOURCEBULK(144.7-28.35145.05-25.9)
M16Co4GNDGNDNENHL=3.5E-007W=2.45E-006AD=3.92E-012PD=8.1E-006AS=4.165E-012PS=8.3E-006
*M16DRAINGATESOURCEBULK(95.5-29.697.95-29.25)
M1710A9GNDNENHL=3.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.92E-012PS=8.1E-006
*M17DRAINGATESOURCEBULK(132.5-35.55132.85-33.1)
M189BGNDGNDNENHL=3.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.92E-012PS=8.1E-006
*M18DRAINGATESOURCEBULK(130.9-40.25131.25-37.8)
M191Ci10GNDNENHL=3.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.92E-012PS=8.1E-006
*M19DRAINGATESOURCEBULK(134.1-29.45134.45-27)
M20GNDA8GNDNENHL=3.5E-007W=2.45E-006AD=3.92E-012PD=8.1E-006AS=4.165E-012PS=8.3E-006
*M20DRAINGATESOURCEBULK(110-30.3112.45-29.95)
M21GNDCi8GNDNENHL=3.5E-007W=2.45E-006AD=3.92E-012PD=8.1E-006AS=4.165E-012PS=8.3E-006
*M21DRAINGATESOURCEBULK(123.05-30.3125.5-29.95)
M22GNDB8GNDNENHL=3.5E-007W=2.45E-006AD=3.92E-012PD=8.1E-006AS=4.165E-012PS=8.3E-006
*M22DRAINGATESOURCEBULK(116.05-30.3118.5-29.95)
M23841GNDNENHL=3.5E-007W=2.45E-006AD=3.92E-012PD=8.1E-006AS=4.165E-012PS=8.3E-006
*M23DRAINGATESOURCEBULK(110-25.8112.45-25.45)
M24GNDB11GNDNENHL=4.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.675E-012PS=7.9E-006
*M24DRAINGATESOURCEBULK(87.15-32.487.6-29.95)
M2511A4GNDNENHL=3.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.92E-012PS=8.1E-006
*M25DRAINGATESOURCEBULK(85.65-28.786-26.25)
M26GNDB12GNDNENHL=3.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.92E-012PS=8.1E-006
*M26DRAINGATESOURCEBULK(79.7-31.4582.15-31.1)
M2712Ci4GNDNENHL=3.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.92E-012PS=8.1E-006
*M27DRAINGATESOURCEBULK(74.75-26.5577.2-26.2)
M28GNDA12GNDNENHL=3.5E-007W=2.45E-006AD=4.165E-012PD=8.3E-006AS=3.92E-012PS=8.1E-006
*M28DRAINGATESOURCEBULK(74.75-31.4577.2-31.1)
*TotalNodes:
19
*TotalElements:
28
*TotalNumberofShortedElementsnotwrittentotheSPICEfile:
0
*ExtractElapsedTime:
0seconds
v29VddGnd5.0
v30CiGndpulse(0.05.040n1n1n50n100n)
v31BGndpulse(0.05.0100n1n1n100n200n)
v32AGndpulse(0.05.0220n1n1n200n400n)
.modelPENHPMOS
.modelNENHNMOS
*Endofmaincircuit:
Module0
.tran/op10n800nmethod=bdf
.printtranv(A)v(B)v(Ci)v(Co)v(S)
.end
4).TSpice进行仿真
5).LVS检测
5.电路制造的工艺流程图
1).基本单元PMOS
2).基本单元NMOS
3).反相器
4).最终版图
6.总结
通过这次课程设计,让我学习了好多东西,从刚刚开始的电路图设计到最后的LVS检测,一步一个脚印走了过来,在画电路图和版图中出了很多问题。
刚开始画电路图时,选择的是密勒加法器,画了很多遍,可是生成的网表始终无法做出正确的波形图,最后还是失败告终。
之后选择了互补静态CMOS实现的全加器。
在绘制版图的过程中,布局布线是一个全局问题。
在画较大的电路时候是很重要的。
首先确定各模块的位置,在确定位置的时候需要考虑的问题主要有:
各输入输出之间的连线最短,最方便;各模块接出去连Vdd、GND的各端口方便;金属线距离尽量短但要服从规则;输入输出之间相隔比较远等。
这些问题需要在着手画各模块之前先有个安排。
在画好各模块后摆放时会做调整,但大局不变。
可是最后被一个小小的过孔难了整整一晚上。
不过最后还是成功了,成功的生成了网表,做出了波形图。
通过这次课设我收获颇为丰富,其间的错误和失败使我越挫越勇,更加激起了我的斗志。
虽然在结尾处LVS检测有点小小的遗憾,但是使我对这门课以及所用到的软件有了更深的认识。
特此感谢在这次课设中给予我帮助的老师和同学。
七.设计成果汇总
电路单元类型
晶体管数目
版图尺寸(不含PAD)
版图尺寸(含PAD)
设计结构层次化
备注
全加器
28个
83*54um
88*58*um
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