数字时钟电路设计报告.docx
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数字时钟电路设计报告.docx
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数字时钟电路设计报告
2010——2011学年第1学期
数字时钟电路设计
班级:
姓名:
学号:
指导老师:
日期:
2010、6、14—2010、6、18
数字时钟的设计报告
一、设计目的:
1、熟悉集成电路的引脚安排。
2、掌握各芯片的逻辑功能及使用方法。
3、了解数字钟的组成及工作原理。
4、熟悉数字钟的设计与制作。
二、设计要求:
1、时间以24小时为一个周期。
2、显示时、分、秒。
3、有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间。
4、为了保证计时的稳定及准确须由晶体振荡器提供表针时间基准信号。
5、做完电路原理图的设计、印刷电路板的设计到3D图的全过程。
三、数字时钟的构成框图及其设计原理:
1、数字钟的构成框图
数字钟实际上是一个对标准频率(1HZ)进行计数的计数电路。
由于计数的起始时间不可能与标准时间(如北京时间)一致,故需要在电路上加一个校时电路,同时标准的1HZ时间号必须做到准确稳定。
通常使用石英晶体振荡器电路构成数字钟。
数字时钟由晶体振荡器电路、分频器电路、时间计数器电路、译码显示驱动电路组成。
下图为数字钟的一般构成框图。
2、数字钟的工作原理
数字时钟的工作原路是各部分电路的工作原理的总和。
(1)晶体振荡器电路
晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号,可保证数字钟的走时准确及稳定。
不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。
晶体振荡器是构成数字式时钟的核心,它保证了时钟的走时准确及稳定。
如图一所示电路,通过CMOS非门构成的输出为方波的数字式晶体振荡电路,这个电路中,CMOS非门U15与晶体、电容和电阻构成晶体振荡器电路,输出反馈电阻R5为非门提供偏置,使电路工作于放大区域,即非门的功能近似于一个高增益的反相放大器。
电容C1、C2与晶体构成一个谐振型网络,完成对振荡频率的控制功能,同时提供了一个180度相移,从而和非门构成一个正反馈网络,实现了振荡器的功能。
由于晶体具有较高的频率稳定性及准确性,从而保证了输出频率的稳定和准确。
晶体XTAL的频率选为32768HZ。
该元件专为数字钟电路而设计,其频率较低,有利于减少分频器级数。
C1、C2均选用56pF。
当要求频率准确度和稳定度更高时,还可接入校正电容并采取温度补偿措施。
由于CMOS电路的输入阻抗极高,因此反馈电阻R5可选为10MΩ。
较高的反馈电阻有利于提高振荡频率的稳定性。
(2)分频器电路
分频器电路将32768Hz的高频方波信号经32768(215)次分频后得到1Hz的方波信号供秒计数器进行计数。
分频器实际上也就是计数器。
通常,数字钟的晶体振荡器输出频率较高,为了得到1Hz的秒信号输入,需要对振荡器的输出信号进行分频。
如上图一所示,通常实现分频器的电路是计数器电路,一般采用多级2进制计数器来实现。
例如,将32768Hz的振荡信号分频为1HZ的分频倍数为32768(215),即实现该分频功能的计数器相当于15极2进制计数器。
常用的2进制计数器有74HC393等。
本实验中采用CD4060来构成分频电路。
CD4060在数字集成电路中可实现的分频次数最高,而且CD4060还包含振荡电路所需的非门,使用更为方便。
CD4060计数为14级2进制计数器,可以将32768HZ的信号分频为2HZ。
CD4060的时钟输入端两个串接的非门,因此可以直接实现振荡和分频的功能。
(3)校时电源电路
当重新接通电源或走时出现误差时都需要对时间进行校正。
通常,校正时间的方法是:
首先截断正常的计数通路,然后再进行人工出触发计数或将频率较高的方波信号加到需要校正的计数单元的输入端,校正好后,再转入正常计时状态即可。
根据要求,数字钟应具有分校正和时校正功能,因此,应截断分个位和时个位的直接计数通路,并采用正常计时信号与校正信号可以随时切换的电路接入其中。
校时电路如下所示:
(4)时间计数器电路
时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成,其中秒个位和秒十位计数器、分个位和分十位计数器为60进制计数器,而根据设计要求,时个位和时十位计数器为12进制计数器。
时间计数单元有时计数、分计数和秒计数等几个部分。
时计数单元一般为12进制计数器计数器,其输出为两位8421BCD码形式;分计数和秒计数单元为60进制计数器,其输出也为8421BCD码。
一般采用10进制计数器74LS290来实现时间计数单元的计数功能。
为减少器件使用数量,可选74LS290。
该器件为双2—5-10异步计数器,并且每一计数器均提供一个异步清零端(高电平有效)。
秒个位计数单元为10进制计数器,无需进制转换,只需将QA与CPB(下降沿有效)相连即可。
CPA(下降没效)与1HZ秒输入信号相连,Q3可作为向上的进位信号与十位计数单元的CPA相连。
秒十位计数单元为6进制计数器,需要进制转换。
将10进制计数器转换为6进制计数器的电路连接方法如图3-5所示,其中Q2可作为向上的进位信号与分个位的计数单元的CPA相连。
分个位和分十位计数单元电路结构分别与秒个位和秒十位计数单元完全相同,只不过分个位计数单元的Q3作为向上的进位信号应与分十位计数单元的CPA相连,分十位计数单元的Q2作为向上的进位信号应与时个位计数单元的CPA相连。
时个位计数单元电路结构仍与秒或个位计数单元相同,但是要求,整个时计数单元应为12进制计数器,不是10的整数倍,因此需将个位和十位计数单元合并为一个整体才能进行12进制转换。
另外,尚余-2进制计数单元,正好可作为分频器2HZ输出信号转化为1HZ信号之用。
时间计数器电路如下:
(5)译码显示驱动电路
译码驱动电路将计数器输出的8421BCD码转换为数码管需要的逻辑状态,并且为保证数码管正常工作提供足够的工作电流。
计数器实现了对时间的累计以8421BCD码形式输出,选用显示译码电路将计数器的输出数码转换为数码显示器件所需要的输出逻辑和一定的电流,选用CD4511作为显示译码电路,选用LED数码管作为显示单元电路。
译码显示驱动电路图如下:
四、总结:
首先,在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其具体的使用方法。
此次的数字钟设计重在学习Protel99SE接线,能把电路图接出来,并能正常显示,熟悉电路本身的工作原理。
其次,通过设计数字时钟电路来全面的熟练的学习Protel99SE的界面、基本组成以及使用环境等。
重点学会简单电路原理图设计及绘制、原理图库元件的制作、复杂电路原路图的绘制、印刷电路板的设计环境、手工及自动化设计PCB、封装元件的制作等等。
最后,通过这次的设计实验更进一步地增强了实验的动手能力。
不但学会了在原路图中放置元器件、导线、节点、网络标号、电源与接地符号等电气对象,熟悉了元器件调整及属性的编辑等操作,而且掌握了使用自己创建的元器件封装来实现印刷电路的手工布局和自动布局。
总的来说,一方面:
通过设计数字时钟电路这个很窄的点来检验本学期对EDA这门技术课程掌握情况。
另一方面:
加强对Protel99SE这一EDA软件的学习。
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