四位与非门设计及4位二进制译码器.docx
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四位与非门设计及4位二进制译码器
课程设计
题目:
(一)4位与非门电路设计
(二)4输入二进制译码器
2013年7月5日
课题一:
4位与非门电路设计
一、设计目的
学会使用电路设计与仿真软件工具HSPICE,熟练地用网表文件来描述模拟电路,并熟悉应用HSPICE内部元件库。
通过该实验,掌握HSPICE的设计方法,加深对课程知识的感性认识,增强电路设计与综合分析能力。
本次课程设计是用HSPICE软件来实现对四位与非门电路的设计与仿真,熟悉用MOS器件来设计四位逻辑输入与非门电路,了解用MOS器件设计与TTL与非门的优缺点。
二、设计原理
1、HSPICE的介绍及功能
随着微电子技术的迅速发展以及集成电路规模不断提高,对电路性能的设计要求越来越严格,这势必对用于大规模集成电路设计的EDA工具提出越来越高的要求。
自1972年美国加利福尼亚大学伯克利分校电机工程和计算机科学系开发的用于集成电路性能分析的电路模拟程序SPICE(SimulationProgramwithICEmphasis)诞生以来,为适应现代微电子工业的发展,各种用于集成电路设计的电路模拟分析工具不断涌现。
HSPICE是Meta-Software公司为集成电路设计中的稳态分析,瞬态分析和频域分析等电路性能的模拟分析而开发的一个商业化通用电路模拟程序,它在伯克利的SPICE(1972年推出),MicroSim公司的PSPICE(1984年推出)以及其它电路分析软件的基础上,又加入了一些新的功能,经过不断的改进,目前已被许多公司、大学和研究开发机构广泛应用。
HSPICE可与许多主要的EDA设计工具,诸如Cadence,Workview等兼容,能提供许多重要的针对集成电路性能的电路仿真和设计结果。
采用HSPICE软件可以在直流到高于100MHz的微波频率范围内对电路作精确的仿真、分析和优化。
在实际应用中,HSPICE能提供关键性的电路模拟和设计方案,并且应用HSPICE进行电路模拟时其电路规模仅取决于用户计算机的实际存储器容量。
2、4输入与非门原理
四输入端CMOS与非门电路,其中包括四个串联的N沟道增强型MOS管和四个并联的P沟道增强型MOS管。
每个输入端连到一个N沟道和一个P沟道MOS管的栅极。
当输入端A、B、C、D中只要有一个为低电平时,就会使与它相连的NMOS管截止,与它相连的PMOS管导通,输出为高电平;仅当A、B、C、D全为高电平时,才会使四个串联的NMOS管都导通,使四个并联的PMOS管都截止,输出为低电平。
设计电路图如下图所示:
3、输出网表文件
HSPICE读入一个输入网表文件,并将模拟结果存在一个输出列表文件或图形数据文件中,输入文件<*.sp>包含以下内容:
(1)电路网表(子电路和宏、电源等)
(2)声明所要使用的库
(3)说明要进行的分析
(4)说明所要求的输出
输入网表文件和库文件可以由原理图的网表生成器或文本编辑器产生。
输入网表文件中的第一行必须是标题行,并且.ALTER辅助模型只能出现在文件最后的.END语句之前,除此之外,其它语句可以按任意顺序排列。
三、设计步骤
1、写网表文件
首先在Tanner中将上述原理图绘制出,仿真后确保电路图正确且能够实现与非功能,然后生成网表文件。
在文本文档中写出Hspice软件所要求的网表文件,并另存为*.sp文件。
网表文件如下所示:
NANDMOSCircuit
.OPTIONSLISTNODEPOST
.TRAN200P60N
MNMOS_1OutPUTAN_1N_1NCHW=2.5uL=250n
MNMOS_2N_1BN_2N_2NCHW=2.5uL=250n
MNMOS_3N_2CN_3N_3NCHW=2.5uL=250n
MNMOS_4N_3DGndGndNCHW=2.5uL=250n
MPMOS_1OutPUTAVddVddPCHW=2.5uL=250n
MPMOS_2OutPUTBVddVddPCHW=2.5uL=250n
MPMOS_3OutPUTCVddVddPCHW=2.5uL=250n
MPMOS_4OutPUTDVddVddPCHW=2.5uL=250n
VddVddGnd5
V1AGndPULSE.24.82N1N1N5N20N
V2BGndPULSE.24.82N1N1N8N21N
V3CGndPULSE.24.82N1N1N10N22N
V4DGndPULSE.24.82N1N1N15N23N
COUT0.01p
.MODELPCHPMOSLEVEL=1
.MODELNCHNMOSLEVEL=1
.measuretranmaxkmaxv(OutPut1)from=10NSto=45NS
.measuretranminkminv(OutPut1)from=10NSto=45NS
.end
2、打开网表文件与仿真
进入Hspice软件点击open打开上面的网表文件,仿真,如下图所示:
点击上图中Avanwaves如下图所示:
加入输入信号,仿真波形如下图所示:
4、仿真分析
1.直流工作点分析
每种分析方式都以直流操作点分析开始,对DC.OP分析不收敛的情况,解决方法是:
删除.option语句中除acct,list,node,post之外的所有设置,采用默认设置,查找.lis文件中关于不收敛的原因;使用.nodeset和.ic语句自行设置部分工作点的偏置;DC.OP不收敛还有可能是由于model引起的,如在亚阈值区模型出现电导为负的情况。
2.瞬态分析
瞬态分析先进行直流工作点的计算,将计算结果作为瞬态分析在T0时刻的初始值,再通过迭代计算,在迭代计算过程中时间步长值是动态变化的,.trantstep中的步长值并不是仿真的步长值,只是打印输出仿真结果的时间间隔的值,可以通过调整.optionslvltimimaximin来调整步长值。
瞬态分析不收敛主要是由于快速的电压变化和模型的不连续,对于快速的电压变化可以通过改变分析的步长值来保证收敛。
对模型的不连续,可以通过设置CAPOP和ACM电容,对于给定的直流模型一般选择CAPOP=4,ACM=3,对于level49,ACM=0。
对瞬态分析,默认采用Trapezoidal算法,精度比较高,但容易产生寄生振荡,采用GEAR算法作为滤波器可以滤去由于算法产生的振荡,具有更高的稳定性。
******transientanalysistnom=25.000temp=25.000*****
maxk=5.0018at=29.0000n
from=10.0000nto=45.0000n
mink=2.9529mat=26.0761n
from=10.0000nto=45.0000n
3.延时分析
对设计电路进行延时分析,在网表文件倒数第三行.MODEL之前加入下语句,利用Hspice软件进行仿真并输入延时分析结果。
网表文件要加入的语句:
.measuretrantftrigv(out)val=4.5fall=1targv(out)val=0.5fall=1
.measuretrantftrigv(out)val=0.5rise=1targv(out)val=4.5rise=1
.measuretrantpdrtrigv(in)val=2.5rise=1targv(out)val=2.5fall=1
.measuretrantpdftrigv(in)val=2.5fall=1targv(out)val=2.5rise=1
.measuretpdparam'(tpdr+tpdf)/2'
延时分析结果如下:
tf=2.7638E-10targ=2.9766E-09trig=2.7002E-09
tr=2.8419E-10targ=8.4835E-09trig=8.1993E-09
tpdr=3.2211E-10targ=2.8221E-09trig=2.5000E-09
tpdf=-1.5189E-10targ=8.3481E-09trig=8.5000E-09
tpd=8.5110E-11
课题二:
4位二进制译码器
1、实验目的
1.掌握中规模集成译码器逻辑功能分析及测试方法;
2.学会中规模集成译码器的连接使用方法。
2、实验原理
1、译码器的功能简介
译码是编码的逆过程,它的功能是将具有特定含义的二进制码进行辨别,并转换成控制信号,具有译码功能的逻辑电路称为译码器。
译码器是一个多输入、多输出的组合逻辑电路。
它的作用是把给定的代码进行“翻译”,变成相应的状态,使输出通道中相应的一路有信号输出。
译码器在数字系统中有着广泛的用途,不仅适用于代码的转换,终端的数字显示而且还适用于数据分配、存储器寻址和组合控制信号等方面。
译码器可分为通用译码器和显示译码器两大类。
通用译码器又分为变量译码器和代码变换译码器。
变量译码器(又称为二进制译码器),用以表示输入变量的状态,如3-8译码器和4-16译码器。
若有n个输入变量,就有
个不同的状态组合,就有
个输出端供其使用。
而每一个输出状态所代表的函数就对应一个n变量的最小项表达式。
2、4位二进制译码器的电路图
3、输出网表文件
HSPICE读入一个输入网表文件,并将模拟结果存在一个输出列表文件或图形数据文件中,输入文件<*.sp>包含以下内容:
(1)电路网表(子电路和宏、电源等)
(2)声明所要使用的库
(3)说明要进行的分析
(4)说明所要求的输出
输入网表文件和库文件可以由原理图的网表生成器或文本编辑器产生。
输入网表文件中的第一行必须是标题行,并且.ALTER辅助模型只能出现在文件最后的.END语句之前,除此之外,其它语句可以按任意顺序排列。
3、实验步骤
1、绘制电路图
首先在Tanner中将上述原理图绘制出,仿真后确保电路图正确且能够实现与非功能,然后生成网表文件。
在文本文档中写出Hspice软件所要求的网表文件,并另存为*.sp文件。
绘制电路图如下图:
2、写网表文件
首先在Tanner中将上述原理图绘制出,仿真后确保电路图正确且能够实现与非功能,然后生成网表文件。
在文本文档中写出Hspice软件所要求的网表文件,并另存为*.sp文件。
网表文件如下所示:
NANDMOSCircuit
.OPTIONSLISTNODEPOST
.TRAN200P60N
MNMOS_10N_18N_15N_17N_17NCHW=2.5uL=250n
MNMOS_11Y10N_5N_18N_18NCHW=2.5uL=250n
MNMOS_12N_16N_2GndGndNCHW=2.5uL=250n
MNMOS_13N_21N_8N_20N_20NCHW=2.5uL=250n
MNMOS_14N_22N_15N_21N_21NCHW=2.5uL=250n
MNMOS_15Y11N_10N_22N_22NCHW=2.5uL=250n
MNMOS_16N_20N_2GndGndNCHW=2.5uL=250n
MNMOS_17N_26N_24N_25N_25NCHW=2.5uL=250n
MNMOS_18N_27N_7N_26N_26NCHW=2.5uL=250n
MNMOS_19Y12N_5N_27N_27NCHW=2.5uL=250n
MNMOS_20N_25N_2GndGndNCHW=2.5uL=250n
MNMOS_21N_30N_10N_29N_29NCHW=2.5uL=250n
MNMOS_22N_31N_24N_30N_30NCHW=2.5uL=250n
MNMOS_23Y13N_7N_31N_31NCHW=2.5uL=250n
MNMOS_24N_29N_2GndGndNCHW=2.5uL=250n
MNMOS_25N_34N_15N_33N_33NCHW=2.5uL=250n
MNMOS_26N_35N_24N_34N_34NCHW=2.5uL=250n
MNMOS_27Y14N_5N_35N_35NCHW=2.5uL=250n
MNMOS_28N_33N_2GndGndNCHW=2.5uL=250n
MNMOS_29N_38N_10N_37N_37NCHW=2.5uL=250n
MNMOS_30N_39N_15N_38N_38NCHW=2.5uL=250n
MNMOS_31Y15N_2N_39N_39NCHW=2.5uL=250n
MNMOS_32N_37N_24GndGndNCHW=2.5uL=250n
MNMOS_33N_15N_7GndGndNCHW=2.5uL=250n
MNMOS_34N_24N_8GndGndNCHW=2.5uL=250n
MNMOS_35N_5A0GndGndNCHW=2.5uL=250n
MNMOS_36N_10N_5GndGndNCHW=2.5uL=250n
MNMOS_37N_7A1GndGndNCHW=2.5uL=250n
MNMOS_38N_8A2GndGndNCHW=2.5uL=250n
MNMOS_39N_44A3N_43N_43NCHW=2.5uL=250n
MNMOS_40N_43N_47N_46N_46NCHW=2.5uL=250n
MNMOS_41N_46N_48GndGndNCHW=2.5uL=250n
MNMOS_42N_47GndGndGndNCHW=2.5uL=250n
MNMOS_43N_48GndGndGndNCHW=2.5uL=250n
MNMOS_44N_2N_44GndGndNCHW=2.5uL=250n
MNMOS_1N_1N_2GndGndNCHW=2.5uL=250n
MNMOS_2Y8N_5N_3N_3NCHW=2.5uL=250n
MNMOS_3N_3N_7N_6N_6NCHW=2.5uL=250n
MNMOS_4N_6N_8N_1N_1NCHW=2.5uL=250n
MNMOS_5N_12N_8N_11N_11NCHW=2.5uL=250n
MNMOS_6N_13N_7N_12N_12NCHW=2.5uL=250n
MNMOS_7Y9N_10N_13N_13NCHW=2.5uL=250n
MNMOS_8N_11N_2GndGndNCHW=2.5uL=250n
MNMOS_9N_17N_8N_16N_16NCHW=2.5uL=250n
MNMOS_80N_70N_36N_69N_69NCHW=2.5uL=250n
MNMOS_81Y0N_42N_70N_70NCHW=2.5uL=250n
MNMOS_82N_68N_40GndGndNCHW=2.5uL=250n
MNMOS_83N_71N_40GndGndNCHW=2.5uL=250n
MNMOS_84Y2N_42N_72N_72NCHW=2.5uL=250n
MNMOS_85N_72N_52N_73N_73NCHW=2.5uL=250n
MNMOS_86N_73N_32N_71N_71NCHW=2.5uL=250n
MNMOS_87N_67N_40GndGndNCHW=2.5uL=250n
MNMOS_88Y1N_41N_66N_66NCHW=2.5uL=250n
MNMOS_45N_23N_9GndGndNCHW=2.5uL=250n
MNMOS_46N_28N_19N_23N_23NCHW=2.5uL=250n
MNMOS_47N_14VddN_28N_28NCHW=2.5uL=250n
MNMOS_48N_32A2GndGndNCHW=2.5uL=250n
MNMOS_49N_36A1GndGndNCHW=2.5uL=250n
MNMOS_50N_40N_14GndGndNCHW=2.5uL=250n
MNMOS_51N_9GndGndGndNCHW=2.5uL=250n
MNMOS_52N_19A3GndGndNCHW=2.5uL=250n
MNMOS_53N_41N_42GndGndNCHW=2.5uL=250n
MNMOS_54N_45N_49GndGndNCHW=2.5uL=250n
MNMOS_55Y7N_40N_50N_50NCHW=2.5uL=250n
MNMOS_56N_50N_52N_51N_51NCHW=2.5uL=250n
MNMOS_57N_51N_41N_45N_45NCHW=2.5uL=250n
MNMOS_58N_42A0GndGndNCHW=2.5uL=250n
MNMOS_59N_49N_32GndGndNCHW=2.5uL=250n
MNMOS_60N_52N_36GndGndNCHW=2.5uL=250n
MNMOS_61N_53N_40GndGndNCHW=2.5uL=250n
MNMOS_62Y4N_42N_54N_54NCHW=2.5uL=250n
MNMOS_63N_54N_36N_55N_55NCHW=2.5uL=250n
MNMOS_64N_55N_49N_53N_53NCHW=2.5uL=250n
MNMOS_65N_56N_40GndGndNCHW=2.5uL=250n
MNMOS_66Y3N_41N_57N_57NCHW=2.5uL=250n
MNMOS_67N_57N_52N_58N_58NCHW=2.5uL=250n
MNMOS_68N_58N_32N_56N_56NCHW=2.5uL=250n
MNMOS_69N_59N_40GndGndNCHW=2.5uL=250n
MNMOS_70Y6N_42N_60N_60NCHW=2.5uL=250n
MNMOS_71N_60N_49N_61N_61NCHW=2.5uL=250n
MNMOS_72N_61N_52N_59N_59NCHW=2.5uL=250n
MNMOS_73N_62N_40GndGndNCHW=2.5uL=250n
MNMOS_74Y5N_36N_63N_63NCHW=2.5uL=250n
MNMOS_75N_63N_49N_64N_64NCHW=2.5uL=250n
MNMOS_76N_64N_41N_62N_62NCHW=2.5uL=250n
MNMOS_77N_66N_36N_65N_65NCHW=2.5uL=250n
MNMOS_78N_65N_32N_67N_67NCHW=2.5uL=250n
MNMOS_79N_69N_32N_68N_68NCHW=2.5uL=250n
MPMOS_1Y8N_5VddVddPCHW=2.5uL=250n
MPMOS_2Y8N_7VddVddPCHW=2.5uL=250n
MPMOS_3Y8N_8VddVddPCHW=2.5uL=250n
MPMOS_4Y8N_2VddVddPCHW=2.5uL=250n
MPMOS_5Y9N_2VddVddPCHW=2.5uL=250n
MPMOS_6Y9N_8VddVddPCHW=2.5uL=250n
MPMOS_7Y9N_7VddVddPCHW=2.5uL=250n
MPMOS_8Y9N_10VddVddPCHW=2.5uL=250n
MPMOS_9Y10N_2VddVddPCHW=2.5uL=250n
MPMOS_10Y10N_8VddVddPCHW=2.5uL=250n
MPMOS_11Y10N_15VddVddPCHW=2.5uL=250n
MPMOS_12Y10N_5VddVddPCHW=2.5uL=250n
MPMOS_13Y11N_2VddVddPCHW=2.5uL=250n
MPMOS_14Y11N_8VddVddPCHW=2.5uL=250n
MPMOS_15Y11N_15VddVddPCHW=2.5uL=250n
MPMOS_16Y11N_10VddVddPCHW=2.5uL=250n
MPMOS_17Y12N_2VddVddPCHW=2.5uL=250n
MPMOS_18Y12N_24VddVddPCHW=2.5uL=250n
MPMOS_19Y12N_7VddVddPCHW=2.5uL=250n
MPMOS_20Y12N_5VddVddPCHW=2.5uL=250n
MPMOS_21Y13N_2VddVddPCHW=2.5uL=250n
MPMOS_22Y13N_10VddVddPCHW=2.5uL=250n
MPMOS_23Y13N_24VddVddPCHW=2.5uL=250n
MPMOS_24Y13N_7VddVddPCHW=2.5uL=250n
MPMOS_25Y14N_2VddVddPCHW=2.5uL=250n
MPMOS_26Y14N_15VddVddPCHW=2.5uL=250n
MPMOS_27Y14N_24
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