VHDL复习题.docx
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VHDL复习题
一、选择题
(A)1.一个项目得输入输出端口就是定义在:
A、实体中B、结构体中
C、任何位置D、进程体
(B)2.描述项目具有逻辑功能得就是:
A、实体B、结构体
C、配置D、进程
(A)3.关键字ARCHITECTURE定义得就是:
A、结构体B、进程
C、实体D、配置
(D)4.VHDL语言中变量定义得位置就是:
A、实体中中任何位置B、实体中特定位置
C、结构体中任何位置D、结构体中特定位置
(D)5.VHDL语言中信号定义得位置就是:
A、实体中任何位置B、实体中特定位置
C、结构体中任何位置D、结构体中特定位置
(B)6.变量就是局部量可以写在:
A、实体中B、进程中
C、线粒体D、种子体中
(A)7.变量与信号得描述正确得就是:
A、变量赋值号就是:
=B、信号赋值号就是:
=
C、变量赋值号就是<=D、二者没有区别
(B)8、变量与信号得描述正确得就是:
A、变量可以带出进程B、信号可以带出进程
C、信号不能带出进程D、二者没有区别
()9.对于信号与变量得说法,哪一个就是不正确得:
A、信号用于作为进程中局部数据存储单元
B、变量得赋值就是立即完成得
C、信号在整个结构体内得任何地方都能适用
D、变量与信号得赋值符号不一样
(A)10.下列关于变量得说法正确得就是:
A.变量就是一个局部量,它只能在进程与子程序中使用
B.B、变量得赋值不就是立即发生得,它需要有一个δ延时
C、在进程得敏感信号表中,既可以使用信号,也可以使用变量
D、变量赋值得一般表达式为:
目标变量名<=表达式
(C)11.可以不必声明而直接引用得数据类型就是:
A、STD_LOGICB、STD_LOGIC_VECTOR
C、BITD、前面三个答案都就是错误得
(C)12.STD_LOGIG_1164中定义高阻得字符就是:
A、XB、x
C、zD、Z
(A)13.STD_LOGIG_1164中字符H定义得就是:
A、弱信号1B、弱信号0
C、没有这个定义D、初始值
(B)14.使用STD_LOGIG_1164中得数据类型时:
A、可以直接调用B、必须在库与包集合中声明
C、必须在实体中声明D、必须在结构体中声明
(B)15.关于转化函数说法正确得就是:
A、任何数据类型都可以通过转化函数相互转化
B、只有特定类型得数据类型可以转化
C、任何数据类型都不能转化
D、前面说法都就是错误得
(C)16.VHDL运算符优先级说法正确得就是:
A、逻辑运算得优先级最高B、关系运算得优先级最高
C、逻辑运算得优先级最低D、关系运算得优先级最低
(D)17.VHDL运算符优先级说法正确得就是:
A、NOT得优先级最高B、AND与NOT属于同一个优先级
C、NOT得优先级最低D、前面得说法都就是错误得
(D)18.VHDL运算符优先级说法正确得就是:
A、括号不能改变优先级B、不能使用括号
C、括号得优先级最低D、括号可以改变优先级
(B)19.如果a=1,b=0,则逻辑表达式(aANDb)OR(NOTbANDa)得值就是:
A、0B、1
C、2D、不确定
(B)20.正确给变量X赋值得语句就是:
A、X<=A+B;B、X:
=A+b;
C、X=A+B;D、前面得都不正确
()21.VHDL文本编辑中编译时出现如下得报错信息,其错误原因就是:
Error:
VHDLsyntaxerror:
choicevaluelengthmustmatchselectorexpressionvaluelength
A、表达式宽度不匹配
B、错将设计文件存入了根目录,并将其设定成工程
C、设计文件得文件名与实体名不一致
D、程序中缺少关键词
(D)22.在VHDL语言中,下列对时钟边沿检测描述中,错误得就是:
A、ifclk’eventandclk=‘1’thenB、iffalling_edge(clk)then
C、ifclk’eventandclk=‘0’thenD、ifclk’stableandnotclk=‘1’then
(D)23.在VHDL中,可以用以下哪条语句表示检测clock下降沿:
A、clock’eventB、clock’eventandclock=’1’(上升沿)
C、clock=’0’D、clock’eventandclock=’0’
(D)24.VHDL语言共支持四种常用库,其中哪种库就是用户得VHDL设计现行工作库:
A、IEEE库B、VITAL库
C、STD库D、WORK工作库
(A)25.VHDL常用得库就是:
A、IEEE B、STD
C、WORK D、PACKAGE
(B)26.下列语句中,不属于并行语句得就是:
A、进程语句B、CASE语句
C、元件例化语句D、WHEN…ELSE…语句
(D)27.下面哪一个可以用作VHDL中得合法得实体名:
A、ORB、VARIABLE
C、SIGNALD、OUT1
(B)28.下列关于CASE语句得说法不正确得就是:
A、条件句中得选择值或标识符所代表得值必须在表达式得取值范围内
B、CASE语句中必须要有WHENOTHERS=>NULL
C、CASE语句中得选择值只能出现一次,且不允许有相同得选择值得条件语句出现
D、CASE语句执行必须选中,且只能选中所列条件语句中得一条
(D)29.VHDL中,为目标变量赋值符号就是:
A、=:
B、=
C、<=D、:
=
(B)30.VHDL语言就是一种结构化设计语言,一个设计实体(电路模块)包括实体与结构体两部分,结构体描述:
A、器件外部特性B、器件得内部功能
C、器件得综合约束D、器件外部特性与内部功能。
(A)31.大规模可编程器件主要有FPGA、CPLD两类,其中CPLD通过___A__实现其逻辑功能:
A、可编程乘积项逻辑B、查找表(LUT)
C、输入缓冲D、输出缓冲
(C)32.大规模可编程器件主要有FPGA、CPLD两类,下列对FPGA结构与工作原理得描述中,正确得就是:
A、FPGA就是基于乘积项结构得可编程逻辑器件
B、 FPGA就是全称为复杂可编程逻辑器件
C、 基于SRAM得FPGA器件,在每次上电后必须进行一次配置
D、 在Altera公司生产得器件中,MAX7000系列属FPGA结构
(D)33.大规模可编程器件主要有FPGA、CPLD两类,下列对CPLD结构与工作原理得描述中,正确得就是:
A、CPLD就是基于查找表结构得可编程逻辑器件;
B、CPLD即就是现场可编程逻辑器件得英文简称;
C、早期得CPLD就是从GAL得结构扩展而来;
D、在Xilinx公司生产得器件中,XC9500系列属CPLD结构;
(D)34.下列标识符中,哪个就是不合法得标识符:
A、State0 B、9moon
C、Not_Ack_0 D、signal
(D)35.下列4个VHDL标识符中正确得就是:
A、10#128#B、16#E#E1
C、74HC124D、X_16
(D)36.基于VHDL设计得仿真包括有①门级时序仿真、②行为仿真、③功能仿真与④前端功能仿真这四种,按照自顶向下得设计流程,其先后顺序应该就是:
A、①②③④B、②①④③
C、④③②①D、②④③①
(B)37.基于EDA软件得FPGA/CPLD设计流程为:
原理图/HDL文本输入→_____→综合→适配→_____→编程下载→硬件测试:
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定
A、③①B、①②
C、④⑤D、④②
()38.关于VHDL中得数字,请找出以下数字中最大得一个:
A、2#1111_1110#B、8#276#
C、10#170#D、16#E#E1
(B)39.下列语句中,不属于并行语句得就是:
A、进程语句B、CASE语句
C、元件例化语句D、WHEN…ELSE…语句
(D)40.在VHDL语言中,下列对进程语句得结构及语法规则描述中,不正确得就是:
A、PROCESS为一无限循环语句
B、敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
C、当前进程中声明得变量不可用于其她进程
D、进程由说明语句部分、并行语句部分与敏感信号参数表三部分组成
(C)41.进程中得信号赋值语句,其信号更新就是:
A、按顺序完成B、比变量更快完成
C、在进程得最后完成D、都不对
二、名词解释题
写出下列缩写得中文(或者英文)含义
FPGA
VHDL
HDL
CPLD
PLD
GAL
LAB
CLB
LUT
EDA
RTL
ASIC
三、简答题
1.简述信号与变量得区别
2.描述VHDL语言程序得基本结构,并简述各部分得功能
3.描述可编程逻辑器件得类型,并简要描述其特点
4.比较FPGA与CPLD得异同
5.简述变量、信号与端口得区别
6.简述FPGA得系统结构
7.简述CPLD得系统结构
四、程序填空题
1.以下程序就是十进制计数器得VHDL描述,试补充完整。
LIBRARYIEEE;
USEIEEE、、ALL;
USEIEEE、STD_LOGIC_UNSIGNED、ALL;
ENTITYCNT10IS
PORT(CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOFIS
SIGNALQ1:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
PROCESS(CLK)
IFTHEN--边沿检测
IFQ1>10THEN
Q1<=(OTHERS=>'0');--置零
ELSE
Q1<=Q1+1;--加1
ENDIF;
ENDIF;
ENDPROCESS;
;--输出
ENDbhv;
2.以下程序就是BCD码表示0~99计数器得VHDL描述,试补充完整。
LIBRARYIEEE;
USEIEEE、STD_LOGIC_1164、ALL;
USE;
ENTITYcnt100bis
port(clk,rst,en:
instd_logic;
cq:
outstd_logic_vector(7downto0);
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