EDA复习题含答案doc.docx
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EDA复习题含答案doc.docx
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EDA复习题含答案doc
1.可编程逻辑器件在现代电子设计中越来越重要,请问:
你所知道的可编程逻辑器件有哪些?
目前最常用的两种器件是什么?
其结构特征如何?
答:
按可编程逻辑器件的发展,有简单PLD器件(包括PLA、PAL、GAL、CPLD、FFGA等)和复杂PLD器件两大类。
目前最常用的两种复杂PLD器件是CPLD和FPGA。
CPLD即复杂可编程逻辑器件,其结构是基于ROM的乘积项的可编程结构,而FPGA是现场nJ•编程门阵列器件,其结构基于可编程的查找表。
2.简述FPGA等可编程逻辑器件设计流程
答:
FPGA等可编程逻辑器件的设计流程即现代EDA设计的流程,主要包括设计输入、逻辑与结构综合、时序与功能仿真、编程下载、硬件测试等步骤。
(或绘流程图说明)
3.—个设计实体由哪几个基本部分组成?
它们的作用如何?
答:
(1)库与程序包部分:
使实体所用资源可见;
(2)实体部分:
设计实体的外部特征描述;(3)结构体部分:
设计实体的内部电路结构或功能描述。
4.进程语句是如何启动的?
答:
进程由敏感信号列表中的敏感信号的变化启动。
有两种格式:
一种是PROCESS(敏感信号表)IS,—种是PROCESSWAITUNTILL敏感信号
5.过程与函数的区别体现在哪些方面?
答:
相同点:
过程与函数都属于子程序,;都需要先定义后使用;都允许调用;都可以重载。
但也有不同:
(O过程调用吋作为一个独立的语句出现,函数调用时只能作为一个语句元素出现:
(2)函数调川的结果是返回一个函数值,过程调川的结果是执行过程体屮的顺序语句。
6.过程可以定义在一个VHDL程序的那些位置?
函数可以定义在一个VHDL程序的那些位置?
7.VHDL是强类型语言还是弱类型语言?
若数据类型不一致能否进行数据操作?
如能,如何实现?
答:
强类型语言,即只有同类型的数据能够直接进行数据操作。
若数裾类型不一致不能进行直接数据
操作,但能够通过类型转换函数等方法转换为同类型数据后进行操作。
8.有限状态机适用于什么数字系统的设计?
有何优点?
答:
有限状态机适用于具有顺序控制特征的数字系统没计,一般作为系统的控制部分。
具有结构模式简单、结构清晰、易优化、可靠性高、可实现高速控制等优点。
9.详细讨论并用示例说明with_select语句和case语句的异同点。
相同点:
(1)描述完全条件;
(2)条件的列出要求一致:
,,
不同点:
(1)with_select是并行语句,case是顺序语句;
(2)格式上,with_select语句只有最后一个子句分隔符用分号“;”,前面所有子句用逗号“:
”。
case语句的所有子句分隔符都用分号“;”;,,
10.传统设计方法和EDA设计方法的主要的不同点?
传统设计方法:
自下而上(Bottom-叩)的设计方法,是以固定功能元件为基础,基于电路板的设计方法。
EDA方法:
自上而下(Top-Down)的设计方法。
其方案验证与设计、系统逻辑综合、布局布线、性能仿真、器件编程等均巾EDA工具一体化完成。
11.现代数字系统常用设计方法有哪些?
自顶向下(Top-down)设计,自低向下(Bottom--up)设计,IP复用技术与SoC(片上系统。
12.VHDL语言可以把任意复杂的电路系统视作一个模块,一个模块可主要分为哪三个组成
部分?
库和程序包、实体、结构体
EDA名词解释,写出下列缩写的中文(或者英文)含义:
(10分)
1、PLD:
可编程逻辑器件CPLD:
复杂可编程逻辑器件
2、HDL:
硬件描述语言
VHDL:
甚高速集成电路硬件描述语言
3、LUT:
查找表(LookUptable)
4、ASIC:
专用集成电路
5、SOC:
片上系统
6、IPCORE:
知识产权核
7、FPGA:
现场可编程门阵列
8、JTAG:
联合测试行动组
9、EAB:
嵌入式阵列快
1()、LE(LC):
逻辑单元
11、SOPC:
可编程片上系统
12、EDA:
电子设计自动化
13、FSM:
有限状态机
14、BST:
边界扫描测试
15、M4K:
Altera公司Cyclone系列FPGA屮的嵌入或存储器模块
16、RTL:
寄存器传输级
17、MV:
混合电压
18、PLD:
可编程逻辑器件
19、std_logic_vector:
一种数组型数据类型,其中每位数据均为stdjogic型。
20、one-hot:
一种有限状态机的编码形式。
状态机的每个状态都用一个触发器来表示,即
在每个状态只有对应触发器置“1”,其他触发器均罝“0”。
21、GAL:
通用阵列逻辑
22、LAB:
逻辑阵列块
23、CLB:
可配置逻辑模块
24、ISP:
:
在系统可编程
25、ICR:
在电路可重构
26、EDA:
电子设计自动化
27、SOC:
片上系统
28、UART:
通用异步收发器
设计题
1、编写上升沿触发的D触发器的VHDL语言程序。
LIBRARYIEEE;
USEIEEE.STDLOGIC1164.ALL;
ENTITYDCHUFAQIIS
PORT(CLK,DCHUFAQI,en:
INSTD_LOGIC;
Q:
OUTSTD—LOGIC);
ENDDCHUFAQI;
ARCHITECTUREBOFDCHUFAQIISSIGNALQ1:
STD_LOGIC;
BEGIN
PROCESS(CLK,Q1)
BEGIN
IF(CLK'EVENTANDCLK^l')THENIF(EN=T)THENQ1<=DCHUFAQI;
ENDIF;
ENDIF;
ENDPROCESS;
Q<=Q1;
ENDB;
2.设计一个具有异步清零和同步时钟及使能端的5进制加计数器。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALLLIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYCNT5IS
PORT(CLK,RST,EN:
INSTD_LOGIC;
Q:
OUTSTD_L0GIC_VECT0R(2DOWNTO0);
COUT:
OUTSTD_LOGIC);
ENDCNT5;
ARCHITECTUREBEHAVOFCNT5ISBEGIN
PROCESS(CLK,RESET,EN)
VARIABLEQl:
STD_L0GIC_VECT0R(2DOWNTO0);BEGIN
IFRESET=‘1'THENQ1:
=(OTHERS=〉’0’);
ELSIFCLKfEVENTANDCLK=TTHEN
IFEN='1'THEN
IFQ1<“100”THENQl:
=Q1+1;
ELSEQ1:
=“000”;
ENDIF;
ENDIF;
ENDIF;
IFQl=“101”THENCOUT<=T;
ELSECOUT<=‘0\
ENDIF;
Q<=Q1;
ENDPROCESS;
3.设计一位比较器,当A>B时输出Q=l;否则输出Q=0.
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL
ENTITYCOMPIS
PORT(A,B:
INSTD.LOGIC;
Q:
OUTSTD_LOGIC);
ENDCOMP;
ARCHITECTUREBEHAVOFCOMPISBEGIN
PROCESS(A,B)
BEGIN
IFA〉BTHENQ<=T;
ELSEQ<=‘0’;;
ENDIF;
ENDPROCESS:
ENDBEHAV
4.写出具有异步清零功能、时钟上升沿触发的D触发器的VHDL描述。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALLENTITYDFFIS
PORT(D,CLK,RESET:
INSTD.LOGIC;
Q:
OUTSTD一LOGIC);
ENDDFF;
ARCHITECTUREBEHAVOFDFFISBEGIN
PROCESS(D,CLK,RESET)
BEGIN
IFRESET:
’1’THENQ<=’0’;
ELSIFCLK’EVENTANDCLK=’1’THENQ<=’D’;
ENDIF;
ENDPROCESS;
ENDBEHAV
5.采用CASE语句描述一个四选一数据选择器,当选择端SEL分别为00,01,10,11时,输出Y分别输出A,B,C,D。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALLENTITYMUX41ISPORT(A,B,C,D:
INSTD—LOGIC;
SEL:
INSTD_LOGIC_VECTOR(1DOWNTO0);
Y:
OUTSTD一LOGIC);
ENDMUX41;
ARCHITECTUREBEHAVOFMUX41ISBEGIN
PROCESS(A,B,C,D,SEL)
BEGIN
CASESELIS
WHEN”OO’’=〉Y<=A;WHEN”01”=〉Y<=B;
WHEN”10”=〉Y<=C;WHEN,,11”=〉Y<=D;WHENOTHERS=〉Y<=0;ENDCASE
ENDPROCESS;
ENDBEHAV
2.看下面原理图,写出相应YHDL招述
LIBRARYIEEE;
USEIEEE.STD_L0GIC_ii€4.ALL;
EOTITYTRI_STATEIS
PORT(ErA:
INSTD一LOGIC;
Y:
INCUTSTD_LOGIC;
3:
CUTSTD一LOGIC);ENDTRI_STATE;
ARCHITECTOKE3EHAVCFTRI一STATEISBEGIN
PROCESS(E,k,Y)
3E6IN
IFE-'0'THEN
B<■Y;
Y<■'Z';
ELSE
B<••Z1;
Y<=A;
ENDIF;
ENT5ZHAV;
5.利用IF语句条件向上相与功能,设计一个8-3线优先编码器,其真值表如表所示.8-3线优先编码器真值表
输入
输出
DODID2D3D4D5D6D7
Q0Q1Q2
XXXXXXXO
000
XXXXXXO1
100
XXXXX011
010
XXXXO111
110
XXX01111
001
XXO11111
101
XO111111
Oil
01111111
111
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL
ENTITY8_300DERIS
PORT(DIN:
INSTD_L£)GIC_VECTOR(7DOWWTO0);
Q:
OUTSTD_L0GIC_VECT0R(2DOWNTO0);
END3_3:
0DER;
ARCHITECTUREBEHAVOF8_3ODDERIS
SIGNALSINT:
STD_LOGIC_VECTOR(5DOWNTO0);BEGIN
raOCESSCDIN)
BEGIN
IF(DIN⑺=,0,)THENQ〈=,,000'
ELSIF
(DIN(6)=,
o'
)
THEN
Q<=”
100”;
ELSIF
(DIN(5)=,
0^
)
THEN
Q〈=”
010”
ELSIF
(DIN(4)=,
0,
)
THEN
Q<=”
100”;
ELSIF
(DIN(3)=,
0,
)
THEN
Q〈=”
001”;
ELSIF(DIN
(2)='O')THENQ〈=”101”;ELSIF(DIN
(1)=,0’)THENQ<=”Oil”;ELSEQ〈=”lll”;
ENDIF;
ENDBEHAV;
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