计算机组成原理作业110章答案唐朔飞.docx

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计算机组成原理作业110章答案唐朔飞

第1章计算机系统概论

1、指令和数据都存放在存储器中计算机如何区分

答：

存储器有代码段和数据段的分，不是存在一个区域。

CPU通过代码段寄存器、堆栈段寄存器、数据段寄存器、附加段寄存器对存储器进行管理。

计算机区分指令和数据有以下2种方法：

通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。

通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。

2.如何理解计算机的层次结构？

答：

计算机硬件、系统软件和应用软件构成了计算机系统的三个层次结构。

（1）硬件系统是最内层的，它是整个计算机系统的基础和核心。

（2）系统软件在硬件之外，为用户提供一个基本操作界面。

（3）应用软件在最外层，为用户提供解决具体问题的应用系统界面。

通常将硬件系统之外的其余层称为虚拟机。

各层次之间关系密切，上层是下层的扩展，下层是上层的基础，各层次的划分不是绝对的。

•①从机器使用者的角度来说，粗分为应用软件、系统软件和硬件三个层次。

•②从程序设计员和机器硬件设计者的角度来说，细分为：

高级语言虚拟机、汇编语言虚拟机、操作系统虚拟机、机器语言机器、微程序机器。

4.如何理解计算机组成和计算机体系结构？

答：

计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，如指令系统、数据类型、寻址技术组成及I/O机理等。

计算机组成是指如何实现计算机体系结构所体现的属性，包含对程序员透明的硬件细节，如组成计算机系统的各个功能部件的结构和功能，及相互连接方法等。

5.冯•诺依曼计算机的特点是什么？

解：

①有运算器、控制器、存储器、输入、输出五大部分组成。

②指令和数据用二进制表示，两者形式上没有差别。

③指令和数据存放在存储器中，按地址访问。

④指令由操作码和地址码组成，操作码指定操作性质，地址码指定操作数地址。

⑤采用“存储程序控制”方式进行工作

。

6.画出计算机硬件组成框图，说明各部件的作用

答：

①运算器用来进行各种算术逻辑运算。

②控制器用来执行指令，送出操作控制信号，

③存储器用来存放指令和数据。

④输入和输出设备用来实现计算机和用户之间的信息交换。

第3章系统总线

2.总线如何分类？

什么是系统总线？

系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系？

答：

按照连接部件的不同，总线可以分为片内总线、系统总线和通信总线。

系统总线是连接CPU、主存、I/O各部件之间的信息传输线。

系统总线按照传输信息不同又分为地址线、数据线和控制线。

地址线是单向的，其根数越多，寻址空间越大，即CPU能访问的存储单元的个数越多；数据线是双向的，其根数与存储字长相同，是机器字长的整数倍。

4.为什么要设置总线判优控制？

常见的集中式总线控制有几种？

各有何特点？

哪种方式响应时间最快？

哪种方式对电路故障最敏感？

答：

总线判优控制解决多个部件同时申请总线时的使用权分配问题；

常见的集中式总线控制有三种：

链式查询、计数器定时查询、独立请求；

特点：

链式查询方式连线简单，易于扩充，对电路故障最敏感；

计数器定时查询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；

独立请求方式速度最快，但硬件器件用量大，连线多，成本较高。

5.解释下列概念：

总线的主设备（或主模块）、总线的从设备（或从模块）

答：

总线的主设备（主模块）：

指一次总线传输期间，拥有总线控制权的设备（模块）；

总线的从设备（从模块）：

指一次总线传输期间，配合主设备完成数据传输的设备（模块），它只能被动接受主设备发来的命令；

第4章存储器

5、某计算机字长16位，其存储容量为2MB，若按半字编址，它的寻址范围是？

换算成1位2进制的基本单元来算。

先计算总容量，容量为2MB，1B（1字节）为8位，也就是8个一位基本单元组成，2MB=2^21B=2^21*8位。

所以总的基本单元是2^21*8位。

（8bit（位）=1Byte（字节）1024Byte（字节）=1KB1024KB=1MB1024=2^10）

一个字长是16位，就是说一个字是由16个一位基本单元（就是上面提到的位）组成。

按照字来编址就是说由一个字所包含的一位基本单元的个数作为一个地址单元（16），它对应一个单位地址。

同理，双字编址就是两个字所包含的的基本单元数作为一个地址单元。

而半字编址就是半个字长包含的位来表示一个地址单元（这里当然是8）由于一个字节（1B）永远是8位，所以按字节编址永远是8个一位基本单元作为一个地址单元。

而重点是寻址范围概念就是说总共有多少个这样的地址。

明显，该用总基本单元的位来除以每个单位地址占的位数就是总共的寻址数就是2^21*8（总的位）/8（半字编址每个单位地址占位数）=2^21=2M

同理对于其他编址方式也可以算出，比如按字编址=2^21*8/16=1M

简单的总结就是总容量为2MB=2*8Mb注意B是字节，b是位，而半字编址就是每个地址单元用字长的一半16/2=8b（位）表示，所以总寻址=2*8Mb/8b=2M

6.某机字长为32位，其存储容量是64KB，按字编址它的寻址范围是多少？

若主存以字节编址，试画出主存字地址和字节地址的分配情况。

解：

存储容量是64KB时，按字节编址的寻址范围就是64K，

如按字编址，其寻址范围为：

64K/（32/8）=16K

主存字地址和字节地址的分配情况：

如图

7.一个容量为16K×32位的存储器，其地址线和数据线的总和是多少？

当选用下列不同规格的存储芯片时，各需要多少片？

1K×4位，2K×8位，4K×4位，16K×1位，4K×8位，8K×8位

解：

地址线和数据线的总和=14+32=46根；

选择不同的芯片时，各需要的片数为：

1K×4：

（16K×32）/（1K×4）=16×8=128片

2K×8：

（16K×32）/（2K×8）=8×4=32片

4K×4：

（16K×32）/（4K×4）=4×8=32片

16K×1：

（16K×32）/（16K×1）=1×32=32片

4K×8：

（16K×32）/（4K×8）=4×4=16片

8K×8：

（16K×32）/（8K×8）=2×4=8片

9.什么叫刷新？

为什么要刷新？

说明刷新有几种方法。

解：

刷新：

对DRAM定期进行的全部重写过程；

刷新原因：

因电容泄漏而引起的DRAM所存信息的衰减需要及时补充，因此安排了定期刷新操作；

常用的刷新方法有三种：

集中式、分散式、异步式。

集中式：

在最大刷新间隔时间内，集中安排一段时间进行刷新，存在CPU访存死时间。

分散式：

在每个读/写周期之后插入一个刷新周期，无CPU访存死时间。

异步式：

是集中式和分散式的折衷。

10.半导体存储器芯片的译码驱动方式有几种？

解：

半导体存储器芯片的译码驱动方式有两种：

线选法和重合法。

线选法：

地址译码信号只选中同一个字的所有位，结构简单，费器材；

重合法：

地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。

这种方法通过行、列译码信号的重合来选址，也称矩阵译码。

可大大节省器材用量，是最常用的译码驱动方式。

15.设CPU共有16根地址线，8根数据线，并用

（低电平有效）作访存控制信号，

作读写命令信号（高电平为读，低电平为写）。

现有下列存储芯片：

ROM（2K×8位，4K×4位，8K×8位），RAM（1K×4位，2K×8位，4K×8位），及74138译码器和其他门电路（门电路自定）。

试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。

要求：

（1）最小4K地址为系统程序区，4096~16383地址范围为用户程序区。

（2）指出选用的存储芯片类型及数量。

（3）详细画出片选逻辑。

解：

（1）地址空间分配图：

系统程序区（ROM共4KB）：

0000H-0FFFH

用户程序区（RAM共12KB）：

1000H-3FFFH

（2）选片：

ROM：

选择4K×4位芯片2片，位并联

       RAM：

选择4K×8位芯片3片，字串联（RAM1地址范围为:

1000H-1FFFH,RAM2地址范围为2000H-2FFFH,RAM3地址范围为:

3000H-3FFFH）

 （3）各芯片二进制地址分配如下：

A15

A14

A13

A12

A11

A10

A9

A8

A7

A6

A5

A4

A3

A2

A1

A0

ROM1,2

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

1

1

1

RAM1

0

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

1

1

1

1

1

RAM2

0

0

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

0

1

1

1

1

1

1

1

1

1

1

1

1

RAM3

0

0

1

1

0

0

0

0

0

0

0

0

0

0

0

0

0

0

1

1

1

1

1

1

1

1

1

1

1

1

1

1

CPU和存储器连接逻辑图及片选逻辑如下图（3）所示：

图（3）

17.写出1100、1101、1110、1111对应的汉明码。

解：

按照配偶原则

A1A2A3A4＝1100，得C1＝0，C2＝1，C4＝1。

所以1100的海明码为：

0111100

A1A2A3A4＝1101，得C1＝1，C2＝0，C4＝0。

所以1101的海明码为：

1010101

A1A2A3A4＝1110，得C1＝0，C2＝0，C4＝0。

所以1101的海明码为：

0010110

A1A2A3A4＝1111，得C1＝1，C2＝1，C4＝1。

所以1111的海明码为：

1111111

18.已知收到的汉明码（按配偶原则配置）为1100100、1100111、1100000、1100001，检查上述代码是否出错？

第几位出错？

解：

根据表，有：

C1C2A1C4A2A3A4

1100100

得：

P4P2P1＝110，所以A3错，欲传送的是0110

1100111

得：

P4P2P1＝111，所以A4错，欲传送的是0110

1100000

得：

P4P2P1＝011，所以A1错，欲传送的是1000

1100001

得：

P4P2P1＝100，所以C4错，欲传送的是0001

28.设主存容量为256K字，Cache容量为2K字，块长为4。

（1）设计Cache地址格式，Cache中可装入多少块数据？

（2）在直接映射方式下，设计主存地址格式。

（3）在四路组相联映射方式下，设计主存地址格式。

（4）在全相联映射方式下，设计主存地址格式。

（5）若存储字长为32位，存储器按字节寻址，写出上述三种映射方式下主存的地址格式。

解：

（1）Cache容量为2K字，块长为4，Cache共有2K/4=211/22=29=512块，

Cache字地址9位，字块内地址为2位

因此，Cache地址格式设计如下：

Cache字块地址（9位）

字块内地址（2位）

（2）主存容量为256K字=218字，主存地址共18位，共分256K/4=216块，

主存字块标记为18-9-2=7位。

直接映射方式下主存地址格式如下：

主存字块标记（7位）

Cache字块地址（9位）

字块内地址（2位）

（3）根据四路组相联的条件，一组内共有4块，得Cache共分为512/4=128=27组，

主存字块标记为18-7-2=9位，主存地址格式设计如下：

主存字块标记（9位）

组地址（7位）

字块内地址（2位）

（4）在全相联映射方式下，主存字块标记为18-2=16位，其地址格式如下：

主存字块标记（16位）

字块内地址（2位）

（5）若存储字长为32位，存储器按字节寻址，则主存容量为256K*32/4=221B，

Cache容量为2K*32/4=214B，块长为4*32/4=32B=25B，字块内地址为5位，

在直接映射方式下，主存字块标记为21-9-5=7位，主存地址格式为：

主存字块标记（7位）

Cache字块地址（9位）

字块内地址（5位）

在四路组相联映射方式下，主存字块标记为21-7-5=9位，主存地址格式为：

主存字块标记（9位）

组地址（7位）

字块内地址（5位）

在全相联映射方式下，主存字块标记为21-5=16位，主存地址格式为：

主存字块标记（16位）

字块内地址（5位）

32.设某机主存容量为4MB，Cache容量为16KB，每字块有8个字，每字32位，设计一个四路组相联映射（即Cache每组内共有4个字块）的Cache组织。

（1）画出主存地址字段中各段的位数。

（2）设Cache的初态为空，CPU依次从主存第0，1，2，…，89号单元读出90个字（主存一次读出一个字），并重复按此次序读8次，问命中率是多少？

（3）若Cache的速度是主存的6倍，试问有Cache和无Cache相比，速度约提高多少倍？

解：

（1）根据每字块有8个字，每字32位（4字节），得出主存地址字段中字块内地址为3+2=5位。

根据Cache容量为16KB=214B，字块大小为8*32/8=32=25B，得Cache地址共14位，Cache共有214-5=29块。

根据四路组相联映射，Cache共分为29/22=27组。

根据主存容量为4MB=222B，得主存地址共22位，主存字块标记为22-7-5=10位，故主存地址格式为：

主存字块标记（10位）

组地址（7位）

字块内地址（5位）

（2）由于每个字块中有8个字，而且初态为空，因此CPU读第0号单元时，未命中，必须访问主存，同时将该字所在的主存块调入Cache第0组中的任一块内，接着CPU读第1~7号单元时均命中。

同理，CPU读第8，16，…，88号时均未命中。

可见，CPU在连续读90个字中共有12次未命中，而后8次循环读90个字全部命中，命中率为：

（3）设Cache的周期为t，则主存周期为6t，没有Cache的访问时间为6t*90*8，有Cache的访问时间为t（90*8-12）+6t*12，则有Cache和无Cache相比，速度提高的倍数为：

第5章输入输出系统

8.18什么是中断隐指令，有哪些功能？

中断隐指令是指令系统中没有的指令，它由CPU在中断响应周期自动完成。

其功能是：

1.保护程序断点

2.硬件关中断

3.向量地址送PC（硬件向量法）或中断识别程序入口地址送PC（软件查法）。

8.21CPU在处理中断过程中，有几种方法找到中断服务程序的入口地址？

有2种方法：

硬件向量法和软件查询法。

13.说明中断向量地址和入口地址的区别和联系。

解：

中断向量地址和入口地址的区别：

  向量地址是硬件电路（向量编码器）产生的中断源的内存地址编号，中断入口地址是中断服务程序首址。

  中断向量地址和入口地址的联系：

  中断向量地址可理解为中断服务程序入口地址指示器（入口地址的地址），通过它访存可获得中断服务程序入口地址。

（两种方法：

在向量地址所指单元内放一条JMP指令；主存中设向量地址表。

参考8.4.3）

14.在什么条件下，I/O设备可以向CPU提出中断请求？

解：

I/O设备向CPU提出中断请求的条件是：

I/O接口中的设备工作完成状态为1（D=1），中断屏蔽码为0（MASK=0），且CPU查询中断时，中断请求触发器状态为1（INTR=1）。

15.什么是中断允许触发器？

它有何作用？

解：

中断允许触发器是CPU中断系统中的一个部件，他起着开关中断的作用（即中断总开关，则中断屏蔽触发器可视为中断的分开关）。

16.在什么条件和什么时间，CPU可以响应I/O的中断请求？

解：

CPU响应I/O中断请求的条件和时间是：

当中断允许状态为1（EINT=1），且至少有一个中断请求被查到，则在一条指令执行完时，响应中断。

26.什么是多重中断？

实现多重中断的必要条件是什么？

解：

多重中断是指：

当CPU执行某个中断服务程序的过程中，发生了更高级、更紧迫的事件，CPU暂停现行中断服务程序的执行，转去处理该事件的中断，处理完返回现行中断服务程序继续执行的过程。

实现多重中断的必要条件是：

在现行中断服务期间，中断允许触发器为1，即开中断。

第8章CPU的结构和功能

1.CPU有哪些功能？

画出其结构框图并简要说明各个部件的作用。

答：

参考P328和图8.2。

2.什么是指令周期？

指令周期是否有一个固定值？

为什么？

解：

指令周期是指取出并执行完一条指令所需的时间。

由于计算机中各种指令执行所需的时间差异很大，因此为了提高CPU运行效率，即使在同步控制的机器中，不同指令的指令周期长度都是不一致的，也就是说指令周期对于不同的指令来说不是一个固定值。

3.画出指令周期的流程图，分析说明图中每个子周期的作用。

答：

参看P343及图8.8。

5.中断周期前是什么阶段？

中断周期后又是什么阶段？

在中断周期CPU应完成什么操作？

答：

中断周期前是执行周期，中断周期后是取指周期。

在中断周期，CPU应完成保存断点、将中断向量送PC和关中断等工作。

17.在中断系统中INTR、INT、EINT三个触发器各有何作用？

解：

INTR——中断请求触发器，用来登记中断源发出的随机性中断请求信号，以便为CPU查询中断及中断排队判优线路提供稳定的中断请求信号。

EINT——中断允许触发器，CPU中的中断总开关。

当EINT=1时，表示允许中断（开中断），当EINT=0时，表示禁止中断（关中断）。

其状态可由开、关中断等指令设置。

INT——中断标记触发器，控制器时序系统中周期状态分配电路的一部分，表示中断周期标记。

当INT=1时，进入中断周期，执行中断隐指令的操作。

第9章控制单元的功能

5.设机器A的主频为8MHz，机器周期含4个时钟周期，且该机的平均指令执行速度是0.4MIPS，试求该机的平均指令周期和机器周期，每个指令周期中含几个机器周期？

如果机器B的主频为12MHz，且机器周期也含4个时钟周期，试问B机的平均指令执行速度为多少MIPS?

解：

先通过A机的平均指令执行速度求出其平均指令周期，再通过主频求出时钟周期，然后进一步求出机器周期。

B机参数的算法与A机类似。

计算如下：

A机平均指令周期=1/0.4MIPS=2.5µs

A机时钟周期=1/8MHz=125ns

A机机器周期=125ns×4=500ns=0.5µs

A机每个指令周期中含机器周期个数=2.5µs÷0.5µs=5个

B机时钟周期=1/12MHz83ns

B机机器周期=83ns×4=332ns

设B机每个指令周期也含5个机器周期，则：

B机平均指令周期=332ns×5=1.66µs

B机平均指令执行速度=1/1.66µs=0.6MIPS  

结论：

主频的提高有利于机器执行速度的提高。

11.设CPU内部结构如图9.4所示，此外还设有B、C、D、E、H、L六个寄存器，它们各自的输入和输出端都与内部总线相通，并分别受控制信号控制（如Bi为寄存器B的输入控制；Bo为B的输出控制）。

要求从取指令开始，写出完成下列指令所需的全部微操作和控制信号。

（1）ADDB，C（（B）+（C）B）

（2）SUBA,H（（AC）-（H）AC）

解：

先画出相应指令的流程图，然后将图中每一步数据通路操作分解成相应的微操作，再写出同名的微命令即可。

（1）ADDB，C指令流程及微命令序列如下：

（2）SUBA，H指令流程及微命令序列如下：