EDA练习.docx
- 文档编号:7969849
- 上传时间:2023-01-27
- 格式:DOCX
- 页数:24
- 大小:783.39KB
EDA练习.docx
《EDA练习.docx》由会员分享,可在线阅读,更多相关《EDA练习.docx(24页珍藏版)》请在冰豆网上搜索。
EDA练习
EDA重要知识点
一、掌握基本语句的使用:
IF语句
CASE语句
WHENELSE语句
WITHSELECT语句
二、掌握层次化设计:
1、元件例化:
端口映射位置关联、名字关联
2、混合编程:
VHDL与原理图混合设计
三、掌握状态机设计:
掌握MOORE和MEALY状态机程序设计
四、掌握VHDL的基本语法
能解决VHDL编译中碰到的一般问题
练习题:
一、简答及术语解释
1、什么是EDA?
电子设计自动化
2、EDA设计的实质是?
以软件的设计方式设置硬件
3、EDA与传统设计方法的区别?
EDA:
自上而下的设计传统:
自下而上的设计
4、EDA设计的特点是?
自上而下的设计
5、VHDL?
超高速集成电路硬件描述语言
6、FPGA与CPLD的区别?
FPGA在结构上分为:
可编程逻辑单元、可编程输入/输出单元、可编程连线。
CPLD在结构上分为:
可编程逻辑宏单元、可编程输入/输出单元、可编程内部连线。
CPLD:
基本结构是与或阵列
FPGA基于查找表结构的期间
7、硬件描述语言综合后(编译)结果是?
一般软件编译后结果是?
硬件描述语言综合后的结果是具体的结构网表或者通用原理图;一般软件编译后的结果二进制文件
8、综合的意思是?
在电子设计领域,其概念可表示为:
将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
9、时序仿真与功能仿真的区别?
时序仿真,就是接近真实器件运行特性的仿真,仿真文件已包含了器件硬件特性参数,仿真精度较高。
功能仿真,是直接对HDL、原理图描述或其他描述形式的逻辑功能进行测试模拟,以了解其实现的功能是否满足原设计的要求。
10、写出下列缩写的中文意思:
EDA、SOPC、IP、JTAG、ASIC、SOC、FPGA、CPLD、IEEE、LUT、RTL、LPM
EDA:
电子设计自动化
SOPC:
可编程片上系统
IP:
知识产权
JTAG:
联合测试行动组
ASIC:
专用集成电路
SOC:
单片电子系统
FPGA:
现场可编程门阵列
CPLD:
复杂可编程逻辑器件
IEEE:
电子电气工程师协会
LUT:
可编程的查找表
RTL:
寄存器传输级
LPM:
参数可定制宏模块库
11、EDA开发流程
原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。
12、信号与变量的区别?
信号赋值符号为“<=”变量赋值用“:
=”。
信号赋值符号用于信号赋值动作,不立即生效。
变量,赋值符号用于变量赋值动作,立即生效。
二、选择题(部分是多选题)
VHDL规定,任何一种数据对象的应用()
A、只需要限定数值类型B、只需要限定取值范围
C、既要限定数值类型又要限定取值范围D、无所谓
2、BIT数据类型规定的取值范围是()
A、0、1B、‘0’、‘1’
D、“0”、“1”D、TRUE、FALSE
3、PROCESS旁的括号()叫进程的敏感信号表,通常要求()
A、把一个输入信号放在敏感信号表中B、把任意个信号放在敏感信号表中
C、只把自定义的信号放在敏感信号表中D、把进程中的所有输入信号放在敏感信号表中
4、一般地,一个可综合的VHDL程序编译成可实现的电路端口模式有下面几种:
()
A、IN、OUTB、IN、OUT、INOUT
C、IN、OUT、BUFFERD、IN、OUT、INOUT、BUFFER
5、关于BUFFER端口的功能()
A、跟IN端口类似B、跟OUT端口类似
C、跟INOUT端口功能完全相同D、跟INOUT端口类似
6、下列标识符,哪个是正确的()?
A、74161B、RETURNC、sign_ND、NOT-ACK
7、“--”是注释符号,其作用是()
A、参加逻辑综合B、隔离程序,添加程序说明文字
C、产生组合电路D、以上都不对
8、一个可综合的、完整的VHDL程序有比较固定的结构,通常包含():
A、信号与变量B、实体、结构体
C、库和程序包的使用声明、实体描述、结构体描述D、以上都不正确
9、下面哪组不属于STD-LOGIC所定义的取值范围?
()
A、‘U’、‘Z’、‘H’B、‘W’、‘L’、‘0’
C、‘X’、‘H’、‘1’D、‘0’、‘1’、‘V’
10、VHDL要求赋值符“〈=”两边的数据类型()
A、必须一致B、必须是整型
C、必须是自然数D、必须是位矢量
11、VHDL标准中规定()
A、IEEE库默认打开的B、STD和WORK都是默认打开的
C、VITAL默认打开的D、所有库都默认打开的
12、对于QUARTUS和MAXPLUS,编写完程序后保存时,正确的文件名是()。
A、实体名.ttfB、结构体名.tdfc、结构体名.vhoD、实体名.GDF
E、实体名.txtF、实体名.VHD
13、VHDL程序可以存入()
A、根目录B、桌面C、中文文件夹D、非中文文件夹
14、下面表述不正确的是:
A、WHENELSE语句必须在进程里B、IF语句必须在进程里
C、CASE语句必须在进程里D、函数调用必须在进程里
15、下列描述,正确的是。
A、WHENELSE语句与CASE语句都允许有条件重叠的现象
B、WITHSELECT语句允许有条件重叠的现象
C、WITHSELECT语句与WHENELSE语句都不允许有条件重叠的现象
D、WITHSELECT语句与CASE语句都不允许有条件重叠的现象
16、一般地,综合后相同的逻辑功能,下面哪个描述正确?
()
A、IF语句比CASE语句耗用更多的硬件资源
B、IF语句与CASE语句耗用同样的硬件资源
C、CASE语句比IF语句耗用更多的硬件资源
D、以上都不正确
17、对于有符号的数据类型,下面哪个表示-5?
()
A、“-5”B、“1101”C、“-101”D、“1011”
18、VHDL中,数据对象有哪三类?
()
A、信号、变量、全局变量B、信号、变量、常量
B、信号、变量、类属参量D、信号、变量、类属参量
19、VHDL中的求和操作符,其加减操作符的操作数的数据类型要求是()。
A、整数B、实数C、标准逻辑D、BIT
20、对于信号和变量的说法,哪一个是不正确的:
_________
A、变量的赋值是立即完成的B、信号用于作为进程中局部数据存储单元
C、信号在整个结构体内的任何地方都能适用D、变量和信号的赋值符号不一样
21、运算符重载就是允许用户对原有的基本操作符重新定义,赋予新的含义和功能,从而建立一种新的操作符,所谓新的操作符是指()。
A、允许被重载的运算符能够对新的数据类型进行操作,或者允许不同的数据类型之间用此运算符进行运算
B、允许加号“+”进行乘除运算
C、允许加号“+”进行乘方运算
D、以上都不正确
22、只能在进程里起作用的是()。
A、信号B、常量C、类属参量D、变量
23、对于d<=(1=>e
(1),3=>e(5),others=>e
(1));下面操作哪个与之等价?
()
A、d<=e
(1)&e
(1)&e(3)&e(5)&e
(1)
B、d<=e
(1)&e(3)&e
(1)&e(3)&e
(1)
C、d<=e
(1)&e(5)&e(3)&e(3)&e
(1)
D、都不正确
24、移位操作符的操作数类型必须是()。
A、std_logicB、std_logic_VECTORC、BIT、BIT_VECTOR或BOOLEAND、整型
25、关于时序电路,可以通过哪个语句实现?
()
A、上升沿检测语句
B、不完整的条件语句
C、完整的条件语句
D、以上都可能
26、关于异步控制信号与同步控制信号,哪些描述是正确的?
()
A、凡是放在时钟边沿检测条件语句以外(以上)的控制信号都是同步控制信号
B、凡是放在时钟边沿检测条件语句以外(以上)的控制信号都是异步控制信号C、凡是放在时钟边沿检测条件语句以外(以下)的控制信号都是同步控制信号
D、凡是放在时钟边沿检测条件语句以外(以下)的控制信号都是异步控制信号
27、VHDL不允许在不同进程中对同一信号赋值,原因是()。
A、时钟边沿检测都是上升沿检测或都是下降沿检测
B、时钟边沿检测一个上升沿检测,一个下降沿检测
C、并行信号中对同一个信号赋值
D、以上都不正确
28、常数的所谓可视性是()。
A、透明的B、常数的使用范围取决于它被定义的位置
C、戴上特殊眼镜可以看清楚的D、取决于光线
29、信号的使用和定义范围是()。
A、程序包、实体、结构体B、程序包、结构体、进程
C、程序包、实体、进程D、程序包、结构体、子程序
30、信号的赋值可以在一个进程内,也可以直接出现在结构体的并行语句中,它们的赋值含义是不一样的,正确的是()。
A、前者属于顺序信号赋值,不允许对同一信号多次赋值
B、后者属于并行信号赋值,不允许对同一信号多次赋值
C、前者属于顺序信号赋值,允许对同一信号多次赋值
D、后者属于并行信号赋值,允许对同一信号多次赋值
31、在VHDL语言中,下列对进程(PROCESS)语句的语句结构及语法规则的描述中,不正确的是:
_______
A、进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成
B、敏感信号发生更新时启动进程,执行完成后,等待下一次进程启动
C、PROCESS为一无限循环语句
D、当前进程中声明的变量不可用于其他进程
32、下面关于进程的描述,正确的是。
A、程与进程之间是顺序执行的
B、程与进程之间一定是并行执行的
C、程是一无限循环语句
D、程内部一定是顺序执行的
33、不完整的IF语句,其综合结果可实现________。
A、时序逻辑电路B、合逻辑电路
C、向电路D、态控制电路
34、VHDL子程序可以在定义:
A、程序包、结构体B、序包、实体、结构体
C、序包、结构体、进程D、上都不正确
35、双向端口模式设计必须考虑三态使用,就是必须使()。
A、原来呈输入端口模式的端口成高阻态
B、原来呈输入端口模式的端口成高电平
C、原来呈输入端口模式的端口成低电平
D、原来呈输出端口模式的端口成高阻态
E、原来呈输出端口模式的端口成高电平
F、原来呈输出端口模式的端口成低电平
36、下列语句中,不属于并行语句的是:
_______
A、进程语句B、CASE语句
C、元件例化语句D、WHEN…ELSE…语句
37、关于类属参量,下面哪个是正确的?
A、内部赋值B、不能改变
C、可以重新设定D、以上都不正确
38、VHDL规定,一个实体可以有结构体。
A、不确定B、1个C、2个D、3个E、多个
39、、关于顺序语句,正确的是:
A、赋值语句、流程控制语句、进程语句、等待语句都是顺序语句
B、流程控制语句、返回语句、空操作语句都是顺序语句
C、赋值语句、子程序调用语句、生成语句都是顺序语句
D、返回语句、条件信号赋值语句、元件例化语句都是顺序语句
40、下面赋值语句,正确的是:
A、d1<=10“168”;
B、d1<=D#168#;
C、d1<=“168”;
D、d1<=X“AB”;
41、VHDL语言共支持四种常用库,其中哪种库是用户的VHDL设计现行工作库:
______
A、IEEE库B、STD库C、WORK工作库D、VITAL库
42、多重嵌套条件句,它可以产生什么电路?
()
A、时序电路B、组合电路C、无法判定D、既可以时序电路也可以是组合电路
43、VHDL仿真器和综合器自动为系统中的信号赋值配一足够小而又能满足逻辑排序的延时量,这个延时量就称为()。
A、固有延时B、传输延时C、仿真D、未知延时
44、关于状态机,下面哪个是正确的?
()
A、米勒型状态机的输出仅为当前状态的函数
B、摩尔型状态机的输出仅为当前状态的函数
C、摩尔型状态机的输出是当前状态和所有输入信号的函数
D、米勒型状态机的输出是当前状态和所有输入信号的函数
45、从输出时序上看,米勒型状态机和摩尔型状态机分别是()。
A、同步输出状态机、异步输出状态机
B、异步输出状态机、同步输出状态机
C、都是同步输出状态机
D、都是异步输出状态机
46、消除状态机中出现的毛刺现象,不正确的方法是:
A、双进程状态机改为单进程状态机
B、添加辅助进程对输出数据进行锁存
C、状态位直接输出型状态机编码方式
D、单进程状态机改为双进程状态机
47、在一个VHDL设计中Idata是一个信号,数据类型为std_logic_vector,试指出下面_________赋值语句是错误的。
A、idata<=“00001111”;B、idata<=b“0000_1111”;
C、idata<=X”AB”;D、idata<=B”21”;
48、子程序的调用,正确的是()。
A、过程的调用是将所定义的过程作为语句中的一个因子,如一个操作数或一个赋值数据对象或信号等
B、函数的调用是将所定义的函数作为语句中的一个因子,如一个操作数或一个赋值数据对象或信号等
C、函数的调用是将所定义的函数作为一条语句来执行
D、过程的调用是将所定义的过程名作为一条语句来执行
49、下面的进程,正确的是()
A、signals1,s2:
std_logic;
……
Processbegin
……
Waitons1,s2;
Endprocess;
B、signals1,s2:
std_logic;
……
Process(S1,S2)
begin
……
Waitons1,s2;
Endprocess;
C、signals1,s2:
std_logic;
……
Process(S1,S2)
begin
……
Endprocess;
D、无法确定
50、VHDL语言是一种结构化设计语言;一个设计实体(电路模块)包括实体与结构体两部分,结构体描述___________。
A.器件外部特性;B.器件的综合约束;
C.器件外部特性与内部功能;D.器件的内部功能。
三、程序分析题
1、区分下面两个程序的特点:
(1)LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDFF3IS
PORT(CLK,D1:
INSTD_LOGIC;
Q1:
OUTSTD_LOGIC);
END;
ARCHITECTUREbhvOFDFF3IS
SIGNALA,B:
STD_LOGIC;
BEGIN
PROCESS(CLK)BEGIN
IFCLK'EVENTANDCLK='1'THEN
A<=D1;
B<=A;
Q1<=B;
ENDIF;
ENDPROCESS;
END;
(2)LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYDFF3IS
PORT(CLK,D1:
INSTD_LOGIC;
Q1:
OUTSTD_LOGIC);
END;
ARCHITECTUREbhvOFDFF3IS
BEGIN
PROCESS(CLK)
VARIABLEA,B:
STD_LOGIC;
BEGIN
IFCLK'EVENTANDCLK='1'THEN
A:
=D1;
B:
=A;
Q1<=B;
ENDIF;
ENDPROCESS;
END;
2、完善下面两程序并仿真,比较它们的不同。
3、下面程序及其仿真图,说明了什么?
4、下面程序实现了什么功能?
5、根据下面的仿真图,从哪里可以分辨出它是米勒状态机摩尔状态机?
6、从下面程序和仿真图可以看出单进程状态机的特点是什么?
四、根据错误提示改正程序
1、LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT10IS
PORT(CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOFCNT10IS
SIGNALQ1:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
PROCESS(CLK)BEGIN
IFRISING_EDGE(CLK)begin
IFQ1<9THEN
Q1<=Q1+1;
ELSEQ1<=(OTHERS=>'0');
ENDIF;
ENDIF;
ENDPROCESS;
Q<=Q1;
ENDbhv;
2、
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT10IS
PORT(CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOFCNT10IS
SIGNALQ1:
bit_VECTOR(3DOWNTO0);
BEGIN
PROCESS(CLK)BEGIN
IFRISING_EDGE(CLK)then
IFQ1<9THEN
Q1<=Q1+1;
ELSEQ1<=(OTHERS=>'0');
ENDIF;
ENDIF;
ENDPROCESS;
Q<=Q1;
ENDbhv;
3、
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYCNT10IS
PORT(CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOFCNT10IS
SIGNALQ1:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
PROCESS(CLK)BEGIN
IFRISING_EDGE(CLK)then
IFQ1<9THEN
Q1<=Q1+1;
ELSEQ1<=(OTHERS=>'0');
ENDIF;
ENDIF;
ENDPROCESS;
Q<=Q1;
ENDbhv;
4、
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCNT10IS
PORT(CLK:
INSTD_LOGIC;
Q:
OUTSTD_LOGIC_VECTOR(3DOWNTO0));
ENDCNT10;
ARCHITECTUREbhvOFCNT10IS
SIGNALQ1:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
PROCESS(CLK)BEGIN
IFRISING_EDGE(CLK)then
IFQ1<9THEN
Q1<=Q1+1;
ELSEQ1<=(OTHERS=>'0');
ENDIF;
ENDPROCESS;
Q<=Q1;
ENDbhv;
5、若编译时出现如下错误,请分析原因。
6、
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYLED7CNTIS
PORT(CLR:
INSTD_LOGIC;
CLK:
INSTD_LOGIC;
LED7S:
OUTSTD_LOGIC_VECTOR(6DOWNTO0));
ENDLED7CNT;
ARCHITECTUREoneOFLED7CNTIS
SIGNALTMP:
STD_LOGIC_VECTOR(3DOWNTO0);
BEGIN
CNT:
PROCESS(CLR,CLK)
BEGIN
IFCLR='1'THEN
TMP<=0;
ELSEIFCLK'EVENTANDCLK='1'THENTMP<=TMP+1;
ENDIF;
ENDPROCESS;
OUTLED:
PROCESS(TMP)
BEGIN
CASETMPIS
WHEN"0000"=>LED7S<="0111111";
WHEN"0001"=>LED7S<="0000110";
WHEN"0010"=>LED7S<="1011011";
WHEN"0011"=>LED7S<="1001111";WHEN"0100"=>LED7S<="1100110";
WHEN"0101"=>LED7S<="1101101";
WHEN"0110"=>LED7S<="1111101";
WHEN"0111"=>LED7S<="0000111";
WHEN"1000"=>LED7S<="1111111";
WHEN"1001"=>LED7S<="1101111";
WHENOTHERS=>LED7S<=(OTHERS=>'0');
ENDCASE;
ENDPROCESS;
ENDone;
7、
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYLED7CNTIS
PORT(CLR:
INSTD_LOGIC;
CLK:
INSTD_LOGIC;
LED7S:
OUTSTD_LO
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- EDA 练习