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计算机组成原理课后答案
计算机系统概论
第一章
1.什么是计算机系统、计算机硬件和计算机软件?
硬件和软件哪个更重要?
解:
P3
计算机系统——计算机硬件、软件和数据通信设备的物理或逻辑的综合体。
计算机硬件——计算机的物理实体。
计算机软件——计算机运行所需的程序及相关资料。
硬件和软件在计算机系统中相互依存,缺一不可,因此同样重要。
5.冯·诺依曼计算机的特点是什么?
解:
冯氏计算机的特点是:
P9
·由运算器、控制器、存储器、输入设备、输出设备五大部件组成;
·指令和数据以同一形式(二进制形式)存于存储器中;
·指令由操作码、地址码两大部分组成;
·指令在存储器中顺序存放,通常自动顺序取出执行;
·以运算器为中心(原始冯氏机)。
7.解释下列概念:
主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。
解:
P10
主机——是计算机硬件的主体部分,由CPU+MM(主存或内存)组成;
CPU——中央处理器(机),是计算机硬件的核心部件,由运算器+控制器组成;
主存——计算机中存放正在运行的程序和数据的存储器,为计算机的主要工作存储器,可随机存取;
存储单元——可存放一个机器字并具有特定存储地址的存储单位;
存储元件——存储一位二进制信息的物理元件,是存储器中最小的存储单位,又叫存储基元或存储元,不能单独存取;
存储字——一个存储单元所存二进制代码的逻辑单位;
存储字长——一个存储单元所存二进制代码的位数;
存储容量——存储器中可存二进制代码的总量;
机器字长——CPU能同时处理的数据位数;
指令字长——一条指令的二进制代码位数;
8.解释下列英文缩写的中文含义:
CPU、PC、IR、CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI、FLOPS
解:
CPU——CentralProcessingUnit,中央处理机(器),见7题;
PC——ProgramCounter,程序计数器,存放当前欲执行指令的地址,并可自动计数形成下一条指令地址的计数器;
IR——InstructionRegister,
指令寄存器,存放当前正在执行的指令的寄存器;
CU——ControlUnit,控制单元(部件),控制器中产生微操作命令序列的部件,为控制器的核心部件;
ALU——ArithmeticLogicUnit,算术逻辑运算单元,运算器中完成算术逻辑运算的逻辑部件;
ACC——Accumulator,累加器,运算器中运算前存放操作数、运算后存放运算结果的寄存器;
MQ——Multiplier-QuotientRegister,乘商寄存器,乘法运算时存放乘数、除法时存放商的寄存器。
X——此字母没有专指的缩写含义,可以用作任一部件名,在此表示操作数寄存器,即运算器中工作寄存器之一,用来存放操作数;
MAR——MemoryAddressRegister,存储器地址寄存器,内存中用来存放欲访问存储单元地址的寄存器;
MDR——MemoryDataRegister,存储器数据缓冲寄存器,主存中用来存放从某单元读出、或写入某存储单元数据的寄存器;
I/O——Input/Outputequipment,输入/输出设备,为输入设备和输出设备的总称,用于计算机内部和外界信息的转换与传送;
MIPS——MillionInstructionPerSecond,每秒执行百万条指令数,为计算机运算速度指标的一种计量单位;
CPI——CyclePerInstruction,执行一条指令所需时钟周期数,计算机运算速度指标计量单位之一;
10.指令和数据都存于存储器中,计算机如何区分它们?
解:
计算机硬件主要通过不同的时间段来区分指令和数据,即:
取指周期(或取指微程序)取出的既为指令,执行周期(或相应微程序)取出的既为数据。
另外也可通过地址来源区分,从PC指出的存储单元取出的是指令,由指令地址码部分提供操作数地址。
系统总线
第三章
1.什么是总线?
总线传输有何特点?
为了减轻总线负载,总线上的部件应具备什么特点?
解:
总线是多个部件共享的传输部件;
总线传输的特点是:
某一时刻只能有一路信息在总线上传输,即分时使用;
为了减轻总线负载,总线上的部件应通过三态驱动缓冲电路与总线连通。
4.为什么要设置总线判优控制?
常见的集中式总线控制有几种?
各有何特点?
哪种方式响应时间最快?
哪种方式对电路故障最敏感?
解:
总线判优控制解决多个部件同时申请总线时的使用权分配问题;
常见的集中式总线控制有三种:
链式查询、计数器查询、独立请求;
特点:
链式查询方式连线简单,易于扩充,对电路故障最敏感;计数器查询方式优先级设置较灵活,对故障不敏感,连线及控制过程较复杂;独立请求方式判优速度最快,但硬件器件用量大,连线多,成本较高。
5.解释下列概念:
总线的主设备(或主模块)、总线的从设备(或从模块)、总线的传输周期和总线的通信控制。
解:
总线的主设备(主模块)——指一次总线传输期间,拥有总线控制权的设备(模块);
总线的从设备(从模块)——指一次总线传输期间,配合主设备完成传输的设备(模块),它只能被动接受主设备发来的命令;
总线的传输周期——总线完成一次完整而可靠的传输所需时间;
总线的通信控制——指总线传送过程中双方的时间配合方式。
6.试比较同步通信和异步通信。
解:
同步通信——由统一时钟控制的通信,控制方式简单,灵活性差,当系统中各部件工作速度差异较大时,总线工作效率明显下降。
适合于速度差别不大的场合;
异步通信——不由统一时钟控制的通信,部件间采用应答方式进行联系,控制方式较同步复杂,灵活性高,当系统中各部件工作速度差异较大时,有利于提高总线工作效率。
8.为什么说半同步通信同时保留了同步通信和异步通信的特点?
解:
半同步通信既能像同步通信那样由统一时钟控制,又能像异步通信那样允许传输时间不一致,因此工作效率介于两者之间。
10.为什么要设置总线标准?
你知道目前流行的总线标准有哪些?
什么叫plugandplay?
哪些总线有这一特点?
解:
总线标准的设置主要解决不同厂家各类模块化产品的兼容问题;
目前流行的总线标准有:
ISA、EISA、PCI等;
plugandplay——即插即用,EISA、PCI等具有此功能。
11.画一个具有双向传输功能的总线逻辑图。
解:
此题实际上是要求设计一个双向总线收发器,设计要素为三态、方向、使能等控制功能的实现,可参考74LS245等总线缓冲器芯片内部电路。
逻辑图如下:
(n位)
12.设数据总线上接有A、B、C、D四个寄存器,要求选用合适的74系列芯片,完成下列逻辑设计:
(1)设计一个电路,在同一时间实现D→A、D→B和D→C寄存器间的传送;
(2)设计一个电路,实现下列操作:
T0时刻完成D→总线;
T1时刻完成总线→A;
T2时刻完成A→总线;
T3时刻完成总线→B。
解:
(1)采用三态输出的D型寄存器74LS374做A、B、C、D四个寄存器,其输出可直接挂总线。
A、B、C三个寄存器的输入采用同一脉冲打入。
注意-OE为电平控制,与打入脉冲间的时间配合关系为:
现以8位总线为例,设计此电路,如下图示:
(2)寄存器设置同
(1),由于本题中发送、接收不在同一节拍,因此总线需设锁存器缓冲,锁存器采用74LS373(电平使能输入)。
节拍、脉冲配合关系如下:
节拍、脉冲分配逻辑如下:
节拍、脉冲时序图如下:
以8位总线为例,电路设计如下:
(图中,A、B、C、D四个寄存器与数据总线的连接方法同上。
)
存储器
第四章
4.说明存取周期和存取时间的区别。
解:
存取周期和存取时间的主要区别是:
存取时间仅为完成一次操作的时间,而存取周期不仅包含操作时间,还包含操作后线路的恢复时间。
即:
存取周期=存取时间+恢复时间
5.什么是存储器的带宽?
若存储器的数据总线宽度为32位,存取周期为200ns,则存储器的带宽是多少?
解:
存储器的带宽指单位时间内从存储器进出信息的最大数量。
存储器带宽=1/200nsX32位
=160M位/秒=20MB/S=5M字/秒
6.某机字长为32位,其存储容量是64KB,按字编址它的寻址范围是多少?
若主存以字节编址,试画出主存字地址和字节地址的分配情况。
解:
存储容量是64KB时,按字节编址的寻址范围就是64KB,则:
按字寻址范围=64KX8/32=16K字
按字节编址时的主存地址分配图如下:
7.一个容量为16KX32位的存储器,其地址线和数据线的总和是多少?
当选用下列不同规格的存储芯片时,各需要多少片?
1KX4位,2KX8位,4KX4位,16KX1位,4KX8位,8KX8位
解:
地址线和数据线的总和=14+32=46根;
各需要的片数为:
1KX4:
16KX32/1KX4=16X8=128片
2KX8:
16KX32/2KX8=8X4=32片
4KX4:
16KX32/4KX4=4X8=32片
16KX1:
16KX32/16KX1=32片
4KX8:
16KX32/4KX8=4X4=16片
8KX8:
16KX32/8KX8=2X4=8片
9.什么叫刷新?
为什么要刷新?
说明刷新有几种方法。
解:
刷新——对DRAM定期进行的全部重写过程;
刷新原因——因电容泄漏而引起的DRAM所存信息的衰减需要及时补充,因此安排了定期刷新操作;
常用的刷新方法有三种——集中式、分散式、异步式。
集中式:
在最大刷新间隔时间内,集中安排一段时间进行刷新;
分散式:
在每个读/写周期之后插入一个刷新周期,无CPU访存死时间;
异步式:
是集中式和分散式的折衷。
10.半导体存储器芯片的译码驱动方式有几种?
解:
半导体存储器芯片的译码驱动方式有两种:
线选法和重合法。
线选法:
地址译码信号只选中同一个字的所有位,结构简单,费器材;
重合法:
地址分行、列两部分译码,行、列译码线的交叉点即为所选单元。
这种方法通过行、列译码信号的重合来选址,也称矩阵译码。
可大大节省器材用量,是最常用的译码驱动方式。
11.画出用1024X4位的存储芯片组成一个容量为64KX8位的存储器逻辑框图。
要求将64K分成4个页面,每个页面分16组,指出共需多少片存储芯片。
解:
设采用SRAM芯片,
总片数=64KX8位/1024X4位
=64X2=128片
题意分析:
本题设计的存储器结构上分为总体、页面、组三级,因此画图时也应分三级画。
首先应确定各级的容量:
页面容量=总容量/页面数
=64KX8位/4
=16KX8位;
组容量=页面容量/组数
=16KX8位/16=1KX8位;
组内片数=组容量/片容量
=1KX8位/1KX4位=2片;
地址分配:
页面逻辑框图:
(字扩展)
存储器逻辑框图:
(字扩展)
12.设有一个64KX8位的RAM芯片,试问该芯片共有多少个基本单元电路(简称存储基元)?
欲设计一种具有上述同样多存储基元的芯片,要求对芯片字长的选择应满足地址线和数据线的总和为最小,试确定这种芯片的地址线和数据线,并说明有几种解答。
解:
存储基元总数=64KX8位
=512K位=219位;
思路:
如要满足地址线和数据线总和最小,应尽量把存储元安排在字向,因为地址位数和字数成2的幂的关系,可较好地压缩线数。
设地址线根数为a,数据线根数为b,则片容量为:
2aXb=219;b=219-a;
若a=19,b=1,总和=19+1=20;
a=18,b=2,总和=18+2=20;
a=17,b=4,总和=17+4=21;
a=16,b=8,总和=16+8=24;
…………
由上可看出:
片字数越少,片字长越长,引脚数越多。
片字数、片位数均按2的幂变化。
结论:
如果满足地址线和数据线的总和为最小,这种芯片的引脚分配方案有两种:
地址线=19根,数据线=1根;或地址线=18根,数据线=2根。
13.某8位微型机地址码为18位,若使用4KX4位的RAM芯片组成模块板结构的存储器,试问:
(1)该机所允许的最大主存空间是多少?
(2)若每个模块板为32KX8位,共需几个模块板?
(3)每个模块板内共有几片RAM芯片?
(4)共有多少片RAM?
(5)CPU如何选择各模块板?
解:
(1)218=256K,则该机所允许的最大主存空间是256KX8位(或256KB);
(2)模块板总数=256KX8/32KX8
=8块;
(3)板内片数=32KX8位/4KX4位
=8X2=16片;
(4)总片数=16片X8=128片;
(5)CPU通过最高3位地址译码选板,次高3位地址译码选片。
地址格式分配如下:
14.设CPU共有16根地址线,8根数据线,并用-MREQ(低电平有效)作访存控制信号,R/-W作读写命令信号(高电平为读,低电评为写)。
现有下列存储芯片:
ROM(2KX8位,4KX4位,8KX8位),RAM(1KX4位,2KX8位,4KX8位),及74138译码器和其他门电路(门电路自定)。
试从上述规格中选用合适芯片,画出CPU和存储芯片的连接图。
要求:
(1)最小4K地址为系统程序区,4096~16383地址范围为用户程序区;
(2)指出选用的存储芯片类型及数量;
(3)详细画出片选逻辑。
解:
(1)地址空间分配图:
(2)选片:
ROM:
4KX4位:
2片;
RAM:
4KX8位:
3片;
(3)CPU和存储器连接逻辑图及片选逻辑:
15.CPU假设同上题,现有8片8KX8位的RAM芯片与CPU相连,试回答:
(1)用74138译码器画出CPU与存储芯片的连接图;
(2)写出每片RAM的地址范围;
(3)如果运行时发现不论往哪片RAM写入数据后,以A000H为起始地址的存储芯片都有与其相同的数据,分析故障原因。
(4)根据
(1)的连接图,若出现地址线A13与CPU断线,并搭接到高电平上,将出现什么后果?
解:
(1)CPU与存储器芯片连接逻辑图:
(2)地址空间分配图:
(3)如果运行时发现不论往哪片RAM写入数据后,以A000H为起始地址的存储芯片都有与其相同的数据,则根本的故障原因为:
该存储芯片的片选输入端很可能总是处于低电平。
可能的情况有:
1)该片的-CS端与-WE端错连或短路;
2)该片的-CS端与CPU的-MREQ端错连或短路;
3)该片的-CS端与地线错连或短路;
在此,假设芯片与译码器本身都是好的。
(4)如果地址线A13与CPU断线,并搭接到高电平上,将会出现A13恒为“1”的情况。
此时存储器只能寻址A13=1的地址空间,A13=0的另一半地址空间将永远访问不到。
若对A13=0的地址空间进行访问,只能错误地访问到A13=1的对应空间中去。
17.某机字长16位,常规的存储空间为64K字,若想不改用其他高速的存储芯片,而使访存速度提高到8倍,可采取什么措施?
画图说明。
解:
若想不改用高速存储芯片,而使访存速度提高到8倍,可采取多体交叉存取技术,图示如下:
8体交叉访问时序:
23.画出RZ、NRZ、NRZ1、PE、FM写入数字串1011001的写入电流波形图。
解:
24.以写入10010110为例,比较调频制和改进调频制的写电流波形图。
解:
写电流波形图如下:
比较:
1)FM和MFM写电流在位周期中心处的变化规则相同;
2)MFM制除连续一串“0”时两个0周期交界处电流仍变化外,基本取消了位周期起始处的电流变化;
3)FM制记录一位二进制代码最多两次磁翻转,MFM制记录一位二进制代码最多一次磁翻转,因此MFM制的记录密度可提高一倍。
上图中示出了在MFM制时位周期时间缩短一倍的情况。
由图可知,当MFM制记录密度提高一倍时,其写电流频率与FM制的写电流频率相当;
4)由于MFM制并不是每个位周期都有电流变化,故自同步脉冲的分离需依据相邻两个位周期的读出信息产生,自同步技术比FM制复杂得多。
25.画出调相制记录01100010的驱动电流、记录磁通、感应电势、同步脉冲及读出代码等几种波形。
解:
26.磁盘组有六片磁盘,每片有两个记录面,存储区域内径22厘米,外径33厘米,道密度为40道/厘米,内层密度为400位/厘米,转速2400转/分,问:
(1)共有多少存储面可用?
(2)共有多少柱面?
(3)盘组总存储容量是多少?
(4)数据传输率是多少?
解:
(1)若去掉两个保护面,则共有:
6X2-2=10个存储面可用;
(2)有效存储区域
=(33-22)/2=5.5cm
柱面数=40道/cmX5.5=220道
(3)内层道周长=22=69.08cm
道容量=400位/cmX69.08cm
=3454B
面容量=3454BX220道
=759,880B
盘组总容量=759,880BX10面
=7,598,800B
(4)转速=2400转/60秒
=40转/秒
数据传输率=3454BX40转/秒
=138,160B/S
27.某磁盘存储器转速为3000转/分,共有4个记录盘面,每毫米5道,每道记录信息12288字节,最小磁道直径为230mm,共有275道,求:
(1)磁盘存储器的存储容量;
(2)最高位密度(最小磁道的位密度)和最低位密度;
(3)磁盘数据传输率;
(4)平均等待时间。
解:
(1)存储容量=275道X12288B/道X4面=13516800B
(2)最高位密度=12288B/230
=17B/mm=136位/mm(向下取整)
最大磁道直径
=230mm+275道/5道X2
=230mm+110mm=340mm
最低位密度=12288B/340
=11B/mm=92位/mm(向下取整)
(3)磁盘数据传输率
=12288BX3000转/分
=12288BX50转/秒=614400B/S
(4)平均等待时间=1/50/2=10ms
输入输出系统
第五章
1.I/O有哪些编址方式?
各有何特点?
解:
常用的I/O编址方式有两种:
I/O与内存统一编址和I/O独立编址;
特点:
I/O与内存统一编址方式的I/O地址采用与主存单元地址完全一样的格式,I/O设备和主存占用同一个地址空间,CPU可像访问主存一样访问I/O设备,不需要安排专门的I/O指令。
I/O独立编址方式时机器为I/O设备专门安排一套完全不同于主存地址格式的地址编码,此时I/O地址与主存地址是两个独立的空间,CPU需要通过专门的I/O指令来访问I/O地址空间。
6.字符显示器的接口电路中配有缓冲存储器和只读存储器,各有何作用?
解:
显示缓冲存储器的作用是支持屏幕扫描时的反复刷新;只读存储器作为字符发生器使用,他起着将字符的ASCII码转换为字形点阵信息的作用。
8.某计算机的I/O设备采用异步串行传送方式传送字符信息。
字符信息的格式为一位起始位、七位数据位、一位校验位和一位停止位。
若要求每秒钟传送480个字符,那么该设备的数据传送速率为多少?
解:
480×10=4800位/秒=4800波特;
波特——是数据传送速率波特率的单位。
10.什么是I/O接口?
为什么要设置I/O接口?
I/O接口如何分类?
解:
I/O接口一般指CPU和I/O设备间的连接部件;I/O接口分类方法很多,主要有:
按数据传送方式分有并行接口和串行接口两种;
按数据传送的控制方式分有程序控制接口、程序中断接口、DMA接口三种。
12.结合程序查询方式的接口电路,说明其工作过程。
解:
程序查询接口工作过程如下(以输入为例):
1)CPU发I/O地址地址总线接口设备选择器译码选中,发SEL信号开命令接收门;
2)CPU发启动命令D置0,B置1接口向设备发启动命令设备开始工作;
3)CPU等待,输入设备读出数据DBR;
4)外设工作完成,完成信号接口B置0,D置1;
5)准备就绪信号控制总线CPU;
6)输入:
CPU通过输入指令(IN)将DBR中的数据取走;
若为输出,除数据传送方向相反以外,其他操作与输入类似。
工作过程如下:
1)CPU发I/O地址地址总线接口设备选择器译码选中,发SEL信号开命令接收门;
2)输出:
CPU通过输出指令(OUT)将数据放入接口DBR中;
3)CPU发启动命令D置0,B置1接口向设备发启动命令设备开始工作;
4)CPU等待,输出设备将数据从DBR取走;
5)外设工作完成,完成信号接口B置0,D置1;
6)准备就绪信号控制总线CPU,CPU可通过指令再次向接口DBR输出数据,进行第二次传送。
13.说明中断向量地址和入口地址的区别和联系。
解:
中断向量地址和入口地址的区别:
向量地址是硬件电路(向量编码器)产生的中断源的内存地址编号,中断入口地址是中断服务程序首址。
中断向量地址和入口地址的联系:
中断向量地址可理解为中断服务程序入口地址指示器(入口地址的地址),通过它访存可获得中断服务程序入口地址。
14.在什么条件下,I/O设备可以向CPU提出中断请求?
解:
I/O设备向CPU提出中断请求的条件是:
I/O接口中的设备工作完成状态为1(D=1),中断屏蔽码为0(MASK=0),且CPU查询中断时,中断请求触发器状态为1(INTR=1)。
15.什么是中断允许触发器?
它有何作用?
解:
中断允许触发器是CPU中断系统中的一个部件,他起着开关中断的作用(即中断总开关,则中断屏蔽触发器可视为中断的分开关)。
16.在什么条件和什么时间,CPU可以响应I/O的中断请求?
解:
CPU响应I/O中断请求的条件和时间是:
当中断允许状态为1(EINT=1),且至少有一个中断请求被查到,则在一条指令执行完时,响应中断。
17.某系统对输入数据进行取样处理,每抽取一个输入数据,CPU就要中断处理一次,将取样的数据存至存储器的缓冲区中,该中断处理需P秒。
此外,缓冲区内每存储N个数据,主程序就要将其取出进行处理,这个处理需Q秒。
试问该系统可以跟踪到每秒多少次中断请求?
解:
这是一道求中断饱和度的题,要注意主程序对数据的处理不是中断处理,因此Q秒不能算在中断次数内。
N个数据所需的处理时间=P×N+Q秒
平均每个数据所需处理时间=(P×
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