EDA技术与CPLD FPGA编程实验指导书.docx

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EDA技术与CPLDFPGA编程实验指导书

附录实验指导

第一部分实验系统介绍

本系统主要由CPLD主芯片（或适配器）和外围的输入输出外设构成，CPLD主芯片的所有用户可用I/O口均没有固定接入，而仅以插孔的形式存在，因此用户在设计时，可根据需要定义管脚。

（一）EPM7128S适配器说明

环绕适配器的圆插空是将芯片所有的可用插孔直接引出，插空旁的数字/标号就是芯片上被外连的管脚号（即pinnumber）。

用户可根据适配划分后的结果，直接用连线将对应管脚号的插孔同所选外设的接口插孔相连。

以下是管脚说明。

引出接线

端口标号

位置

对应EPM7128S的

引脚号（pinnumber）

电特性

备注

Pin12～31

适配器左侧

Pin12～31

15个I/O

可编程输入/输出

Pin33～52

适配器下侧

Pin33～52

16个I/O

可编程输入/输出

Pin54～74

适配器右侧

Pin54～74

16个I/O

可编程输入/输出

Pin12～31

4～11

适配器上侧

Pin12～31

4～11

13个I/O

可编程输入/输出

CLK1

适配器左上方

83

CLK1

全局时钟输入

CLK2

适配器左上方

2

CLK2

全局时钟输入

CLRn

适配器左上方

1

RESET

全局清零输入

OE1n

适配器左上方

84

OE

全局使能输入

（二）时钟源

六路单独时钟，按频率范围高低排列为：

CLK0>CLK1>CLK2=CLK4>CLK3=CLK5，其中CLK0、CLK1直接对4M晶振进行分频，CLK2、CLK3、CLK4、CLK5经过两级分频，第一级为JPCK跳线排；第二级在相应的同标号的跳线排上。

输出信号名称

调节对象

频率可调范围

JPCK

0

1

2

3

4

5

跳线排

JPCK

f=4M

f=4M/24

f=4M/25

f=4M/26

f=4M/27

f=4M/28

CLK

0

1

2

3

4

5

跳线排

CLK0

CLK1

CLK2

CLK3

CLK4

CLK5

f=4M～4M/28

f=4M/28～4M/214

f=JPCK～JPCK/28

f=JPCK～JPCK/28

f=JPCK/28～JPCK/214

f=JPCK/28～JPCK/214

（三）普通输入输出器件接口

主要为开关、LED灯。

1、按键开关：

不按为“1”，按下为“0”。

2、拨码开关：

拨上为“1”，拨下为“0”。

3、LED灯：

输入高电平亮、输入低电平灭。

（四）扫描类接口外设

1、8位七段数码管

共阴极数码管，字形输入为a、b、c、d、e、f、g、Dp。

对应标准数码管的七个段位和一个小数点，高电平有效。

[SEL2,SEL1,SEL0]译码后确定哪一位数码管被点亮；若同时显示，只需要产生[SEL2,SEL1,SEL0]信号的时钟足够快（＞100Hz）。

其操作类似于向8*8bit存储器中写数据。

2、16*16LED点阵

（1）[L0～L15]对应点阵的行输入、高电平有效。

（2）[SEL3,SEL2,SEL1,SEL0]译码后为点阵列选通，决定哪一列被点亮。

若同时显示，只要产生循环地址信号的时钟足够快。

其操作类似于向16*16bit存储器中写数据。

（五）EEPROM（2864）

D0～D7：

EEPROM数据端

A0～A12:

地址输入端

/WE:

写使能，“0”有效

/OE:

读使能，“0”有效

/CE:

片选

第二部分实验安排

实验一MAX+PLUSⅡ软件的使用

一、实验目的：

1、学习VHDL语言的基本指令及编程方法。

2、熟悉在PC机上运用MAX+PLUSⅡ软件和EPLD进行电路设计的设计和仿真过程。

二、实验设备：

PC机

三、实验原理

1、软件操作方法见第五章。

2、组合逻辑电路的设计。

（1）原理图输入法。

写出2-4译码器的真值表，根据真值表，从Prim库中调出元件做出电路原理图。

（2）VHDL输入法。

程序应包括库说明语句、实体说明、构造体说明，可用IF语句（还可选用其它语句）语句实现2-4译码器。

3、时序逻辑电路的设计。

（1）原理图输入法。

参照数字逻辑电路中学到的知识，时序逻辑电路的设计分为以下几步：

画出状态转换图；状态分配和化简；列出状态方程和输出方程；选择触发器（例：

选择D触发器，Prim库中的DFF），做电路原理图。

之后按照第五章的步骤进行编译和仿真。

（2）VHDL输入法。

画出状态转换图，用VHDL语言描述该状态机，之后按照第五章的步骤进行编译和仿真。

四、实验内容：

1、设计一个2-4译码器，并验证其功能。

（1）用原理图输入法设计，并仿真设计结果。

（2）用VHDL语言进行设计，并仿真设计结果。

2、设计一个串行数据检测器，并验证设计结果。

要求：

连续输入三个或三个以上的1时，输出为1，在其它输入情况下，输出为0。

（1）用原理图输入法设计，并仿真设计结果。

（2）用VHDL语言进行设计，并仿真设计结果。

五、实验报告要求：

1、画出设计原理图及仿真结果。

2、写出VHDL语言源程序，并画出仿真得到的时序波形图。

3、写出2-4译码器除采用IF语句外，还可采用什么语句实现。

4、写出对两种硬件设计输入方法的优略心得。

实验二组合逻辑电路的设计

一、实验目的：

1、掌握用VHDL语言和EPLD进行组合逻辑电路的设计方法。

2、加深对EPLD设计全过程的理解。

3、掌握组合逻辑电路的静态测试方法。

二、实验设备：

1、PC机

2、EDA实验箱（主芯片是ALTERAEPM7128SLC84-15）。

三、实验内容：

1、用VHDL语言输入法设计一个四舍五入判别电路，其输入为8421BCD码，要求当输入大于或等于5时，判别电路输出为1；反之为0。

2、用VHDL语言输入法设计四个开关控制一盏灯的逻辑电路，要求合任一开关，灯亮；断任一开关，灯灭。

3、用VHDL语言输入法设计一个优先权排队电路。

排队顺序为：

A=1最高优先级

B=1次高优先级

C=1最低优先级

要求输出端最高只能有一端为“1”，即只能是优先级较高的输入端所对应的输出端为“1”。

四、实验步骤：

1、采用文本编辑器输入VHDL语言源程序，建立工程。

2、编译。

3、仿真。

4、对芯片进行编程。

5、根据管脚分配情况连线。

（1）四舍五入判别电路的四个输入管脚分别与四个拨码开关相连，输出数据与LED灯相连。

（2）开关控制电路的四个输入管脚分别与四个按键开关相连，输出管脚与LED灯相连。

（3）优先权排队电路的A、B、C三个信号分别连三个按键开关，三个输出信号分别连三个LED灯相连。

6、控制输入信号（按键或拨码开关），观察电路输出（LED灯的亮与灭）。

五、实验报告要求：

1、给出电路的VHDL描述、仿真结果。

2、说明波形图中输入数据的给定依据。

3、说明物理连线情况以及物理连线与编译时进行管脚分配有何关系？

实验三计数器及时序电路

一、实验目的：

1、了解时序电路的VHDL语言设计方法。

2、了解同步计数器的使用方法。

3、理解时序电路和同步计数器加译码电路的联系，设计任意编码计数器。

二、实验设备：

1、PC机

2、EDA实验箱（主芯片是ALTERAEPM7128SLC84-15）。

三、实验内容：

1、用VHDL语言输入法设计一个同步四位二进制加法计数器和六进制同步计数器。

2、用74LS161两个宏连接成八位二进制同步计数器。

3、用74LS161宏，同时采用清零和置数法组成六进制和十二进制计数器。

四、实验步骤：

1、采用文本编辑器输入VHDL语言源程序，或采用原理图输入法从MF库中调用器件74161，生成原理图，之后建立工程。

2、编译。

3、仿真。

4、对芯片进行编程。

5、根据管脚分配情况连线。

（1）根据芯片特点，管脚分配时一般将时钟信号分配给83脚，复位信号分配给1脚。

若有使能信号，使能信号分配给84脚。

（2）时钟信号的连接：

将实验板上提供的时钟与芯片的83脚相连。

（3）复位信号的连接：

将实验板上的某按键开关输出与芯片的1脚相连。

（4）将计数器的输出端分别与LED灯相连。

6、按动复位键，观察实验结果。

7、改变输入时钟信号的频率，观察实验结果。

五、实验报告要求：

1、给出电路的VHDL描述或电路原理图、仿真结果。

2、采用原理图输入法进行设计时，说明设计思路。

3、说明仿真波形图中输入数据的给定依据。

4、说明物理连线情况。

5、时钟频率改变后，实验结果有何变化。

实验四扫描驱动显示电路设计（设计性实验）

一、实验目的

1．了解实验箱中8位七段数码管显示模块的工作原理。

2．熟悉VHDL硬件描述语言及设计专用数字集成电路的自顶向下的设计思想。

3．掌握利用CPLD/FPGA设计8位七段数码管扫描显示驱动电路的方法。

二、实验设备

1．计算机（配置为：

P4CPU128M内存）；

2．MAX+plusⅡ开发工具软件；

3．EL教学实验箱；

4．万用表；

5．DS5022M型双踪数字示波器；

三、扫描原理

为了减少8位显示信号的接口连接线，实验箱中的数码显示采用扫描显示工作模式。

即8位数码管的七段译码输入（a,b,c,d,e,f,g）是并联在一起的，而每一个数码管是通过一个3位选择sel[2..0]来选定的。

sel与数码管之间是一3-8译码的关系，即sel为“000”时，选中第一个数码管，sel为“001”时，选中时，选中第八个数码管。

四、设计任务

本实验要求在给定子模块程序的基础上，画出设计原理图。

自行编写顶层模块程序，完成扫描显示驱动电路的设计，实现在8个数码管上轮流显示字符0－F的功能。

五、设计要求

1．要求在Max+plusⅡ平台上用VHDL语言编写顶层模块程序，调试、仿真成功后，下载至ALTEREPM7128SLC84-15芯片，再利用外接电路实现以上设计功能。

2．扫描驱动显示电路有2个输入端（clk,reset）,14个输出端（a,b,c,d,e,f,g）和（y0,y1,y2,y3,y4,y5,y6,y7）,全部为TTL电平，管脚分配任意，如下图所示。

3．根据芯片特点，管脚分配时将时钟信号分配给83脚，复位信号分配给1脚，使能信号分配给84脚。

六、实验报告要求

1．给出设计源程序、仿真结果、说明设计思路。

2．改变输入时钟信号的频率，观察实验结果如何改变。

3．字符扫描显示亮度与扫描频率的关系，且让人眼感觉不出闪烁现象的最低扫描频率是多少？

实验五字符发生器

一、实验目的：

1、了解点阵字符的产生和显示原理。

2、了解EEPROM和16*16点阵LED的工作原理。

3、加强对于总线产生，地址定位的EPLD实现方法的理解。

二、实验设备：

1、PC机

2、EDA实验箱（主芯片是ALTERAEPM7128SLC84-15）。

三、实验内容：

16*16扫描LED点阵的工作原理同8位扫描数码管电路类似。

它有16个共阴极输出端口，每个共阴极对应有16个LED显示灯。

所以其扫描译码地址需4位信号线。

2864EEPROM存储器是电可擦除/编程的只读存储器，容量为8K*8BIT，有13位并行地址线和8位并行数据线，而一个完整的字符所需的存储空间为32字节，即32*8BIT，也就是说2864最多可连续存256个16*16点阵字形。

字符已事先存储。

本实验就是要通过EPLD芯片产生读时序，将字形从2864中读出，写入16*16的点阵，使其扫描显示输出。

四、实验步骤及连线：

1、用EPM7128SLC84-15芯片产生2864的地址和读信号，A4～A0、OE、2864的CS片选接“0”，VPP接“1”。

2、接收2864的数据信号D7～D0,对外产生16*16点阵的扫描驱动电路。

3、对2864中的字符地址映射，编写相应的顺序的读过程信号和写过程信号，以及相应的扫描顺序。

4、实验连线：

（1）输入接口：

●代表扫描和地址产生的时钟信号管脚同可调时钟源相连，扫描时钟不低于250Hz，读操作时钟不低于扫描时钟的20倍，汉字选择时钟在1Hz左右。

●芯片的字形控制管脚与2864的D0～D7相连。

（2）输出接口：

●芯片的地址控制管脚与2864的addr0～addr12相连。

●芯片的reset与按键开关相连。

●芯片的显示输出分别与LED输入端L15～L0相连，SEL0～SEL3信号管脚同2864的A0～A3相连；

●2864的/OE与/CE置低电平，而/WE置高电平（低电平有效）。

注：

芯片左边四个接孔从上往下分别为芯片的18、13、68、63引脚；而芯片右上角的两个接孔从上至下分别为芯片的54、4引脚。

五、字库格式说明：

实验箱的EEPROM2864中有事先存储好的字库，它是一个16*16点阵字库，一个字占32个字节。

六、实验报告要求：

1、给出设计的源程序或原理图、仿真结果，并说明设计思路。

2、有几种方法可以使字形显示旋转180度？

3、有几种方法可以使字形之间：

（1）按一定时延显示。

（2）按一定位移速度显示。

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