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CV技术的应用
MOSC-V技术应用3.1
陈永珍2003.1
前言—MOS晶体管参数除了决定于结构尺寸(如W,L,tox),栅材料(Al,p+Poly-Si,n+Poly-Si)和Si材料(N,τg,μ,晶向及晶体完整性)外,还与MOS器件的核心结构—绝缘栅-氧化物(Si-SiO2)结构特性密切相关。
本文首先介绍Si-SiO2结构特性与MOS晶体管和集成电路性能参数之间的关系。
阐明在集成电路生产过程中MOSC-V技术应用的重要性。
举例说明C-V技术在在线监控,工艺质量评定,产品电路片参数异常分析及集成电路可靠性研究中的应用。
一Si-SiO2结构特性对MOS晶体管参数的影响。
1MOS晶体管和MOS电容结构比较
MOS晶体管的栅结构与MOS电容结构完全相同,正好说明这里介绍的C-V技术是MOS器件或集成电路参数与可靠性的直接测试分析方法。
2Si-SiO2结构中的电荷特性及其对MOS晶体管参数的影响
Si-SiO2结构中,存在与电荷相关的四个参数,即:
Nm,Qf,Dit和Not如图1-2所示.它们的共同性
是带电或可以充放电,因而对MOS晶体管的阈值电压VT及其稳定性有直接影响。
下面介绍它们各自的性质和对MOST参数的影响。
1)SiO2中的可动离子密度Nm
通常指SiO2中的Na+(及K+)含量。
由材料,试剂及工艺过程沾污引起。
它们带正电。
沾污不严重时,分布在SiO2膜的外表面,对MOS晶体管的VT影响不大。
在高温下(Na+在1200C以上,K+在2000C以上)这些离子被激活,可随外加电压漂移,使VT随之漂移造成电路工作不稳定,甚至失效。
所以要严加控制,并严格在线监控测试。
此外SiO2中的氢离子不仅可以成为质子陷阱,也可在SiO2中移动,特别是在硼硅玻璃中,室温下就可漂移。
掺氯氧化,磷处理可以减少纳沾污或降低其可动性。
2)SiO2中的固定正电荷电荷密度Qf
固定正电荷是Si/SiO2界面附近SiO2中过剩Si引起的电荷。
Qf与氧化条件,退火条件及晶向有关。
它使VTN减小,VTP绝对值增加。
氢气氛下的合金过程可以降低Qf
3)陷阱密度Dit
它是Si/SiO2界面处带隙中单位面积单位能量的能态数目。
与氧化条件,退火条件及晶向有关,与硅表面缺陷,杂质含量有关。
也与离子注入,溅射及等离子刻蚀等辐射损伤有关。
这些能态可与硅交换电荷,并具有不同时间常数(在带隙中央最长(2sec),向带边指数下降);或成为产生-复合中心,或成为陷阱。
它是否填充电子与它相对费米能EF的位置有关。
在电子能带图中,在EF以下的界面陷阱填充电子,而在EF上的则腾空电子。
即界面陷阱电荷将随表面势即栅压变化,使MOSC-V曲线畸变。
界面陷阱电荷对MOS电容的平带电压和MOS晶体管的阈值电压将产生不同的影响,见图2和图3:
界面陷阱电荷使n-SiMOS电容的VFB向正压漂移,而使VTP向负压漂移,VTP绝对值增加。
同样分析可得知界面陷阱电荷将使p-SiMOS电容的VFB向负压漂移,而使VTN向正压漂移。
即VTP和VTN的绝对值都增加。
注意:
可动离子电荷,固定氧化物电荷及氧化物陷阱电荷这三种电荷不同于这种情况,因为它们的荷电与表面势无关。
当它们的有效净电荷为正时,使|VTP|增加,VTN降低,即都向负压漂移;而有效净电荷为负时,则使VTP,VTN都向正压漂移,即|VTP|降低,VTN增加。
除了对VT影响外,界面陷阱加剧了MOS晶体管gm-Vg特性的非线性性;影响晶体管的频率特性(限制高频性能);降低DRAM刷新时间。
虽然目前MOS电路的工艺流程已能充分降低Dit(E),使之尽可能减少它对MOS电路参数的影响。
但当为了MOS电路的可靠性,制造过程中不得不停止使用氢,氯和水汽(即用纯干氧氧化,无氢合金)时,Dit(E)对电路参数的影响便不可避免
4)氧化物陷阱密度Not
氧化物陷阱是SiO2禁带中的一些束缚态。
由SiO2缺陷引起或加在SiO2上的应力所至。
也与离子注入,溅射,等离子刻蚀等辐射损伤有关。
它们可以是中性,也可以俘获电子(电子陷阱)或俘获空穴(空穴陷阱)。
MOS晶体管在高场(栅电流密度高)工作时,由于陷阱的充放电及陷阱的产生会引起VT变化,使电路失效;而且由于陷阱的不均匀性,长时间陷阱充电后在SiO2中形成局部高场,导致SiO2击穿。
它已成为短沟超薄栅MOS电路失效的主要原因。
3SiO2的击穿特性
SiO2的V-I特性和击穿电压(或击穿电场)与氧化硅缺陷密切相关。
并与应力及其时间有关。
可通过击穿直方图(或击穿MAP)来研究。
对于较薄(如100Å以下)的栅氧化物可以达到无缺陷的本征击穿,击穿电场可达10MV/cm。
但由于薄栅MOS器件工作在高场,栅电流密度很高(隧道电流或雪崩电流),长期工作使SiO2陷阱充电,或产生陷阱使之充电,引起SiO2局部高场,导致SiO2击穿。
可用TDDB法研究或直接测试QBD。
这种击穿决定了短沟器件工作寿命,引起了广泛关注。
4Si表面复合速度S和表面空间电荷区少子产生寿命τg
在MOS结构中,Si表面空间电荷区少子产生寿命τg和表面复合速度S也是重要的特征参数。
它们的大小与硅材料,杂质沾污,氧化条件,退火及提取相关。
对集成电路的频率特性,MOSCCD器件的转移效率及DRAM电路的刷新时间有显著影响。
5SiO2厚度及Si表面掺杂剖面
对于栅氧化,其厚度tox由MOSIC集成度,MOS器件的VT,gm等参数所设定。
在栅氧化工艺之后,采用光学法能准确测定tox。
但在制成MOS电容后,最方便直接的方法是测试MOS电容的积累电容值求得tox。
MOST沟道区掺杂剖面也决定于MOSIC集成度,MOS器件的VT,gm等参数。
这个掺杂剖面不仅由硅材料电阻率,阱注入,普注及Vt调制注入等确定,而且还与工艺流程中高温过程的杂质再扩散,多晶硅掺杂穿透等有关。
因此在MOS电路制成后,能准确测试沟道区最终掺杂剖面是很重要的。
采用MOSC-V技术很容易实现沟道区最终掺杂剖面的测试。
二MOS电容的C-V特性
为了更好理解C-V技术的应用,现简要介绍理想情况下的MOSC-V特性。
MOS电容C可以表示为:
(1)
其中氧化层电容
由氧化层厚度tox确定,与偏压V无关。
式中ε0为真空电容率,εox为氧化物介电常数。
而半导体空间电荷电容dQsc/dΨs=Csc(Ψs)是Si表面势Ψs=Vg-Vox的函数。
因而MOS电容C是栅压的函数。
在低频测试信号下,要计入少子对电容的贡献。
理论上可以计算出MOS电容的高低频C-V曲线,如图2-1。
在图2-1中,由C-V曲线的最大值Cmax=Cox决定MOS结构的氧化层厚度tox
(3)
高频C-V曲线的最小值Cmin(即强反型电容Cinv)可以表示为
.
(4)
Csinv是强反型时的耗尽层电容,因而最大耗尽区宽度Wmax为
(5)
又可以表示为
(6)
即由高频的最小电容Cinv和氧化层厚度tox确定衬底掺杂密度N。
在平带处(对应栅压V=0,Qsc=0,Ψs=0但Csc=Csco=(dQsc/dΨs)≠0,理论上可以求得平带电容CFB,即
(7)
可以看出CFB由衬底掺杂密度N和tox确定
对于实际的MOS电容,由于存在半导体—金属功函数差φms,氧化物电荷Qox,界面陷阱Dit,非均匀掺杂等,它们将使实际MOSC-V曲线沿电压轴平移,畸变。
(参看图2-2)
这时平带电容对应的栅压Vg=VFB≠0(用以抵消半导体-金属公函数差φms和氧化物有效电荷的影响),由CFB在测试的C-V曲线读得VFB,再由下式确定Si-SiO2界面附近SiO2中氧化物有效净电荷数密度Nss(即Qox/q):
(8)
其中半导体-金属公函数差
(9)
WM是栅电极材料电子脱出功。
Ws是硅中电子脱出功,与掺杂密度有关,如下式所示
(10)
对应强反型时的栅压,即开启电压VT可以表示为
(11)
图2-2测试和理论的高频MOSC-V曲线
这里没有考虑掺杂的非均匀分布,及界面陷阱电荷的贡献。
通过低频C-V分析可得Dit,由C-t分析可得空间电荷区少子寿命τg。
三MOSC-V技术应用
C-V技术在MOS电路生产,研制中有三方面用途:
1,对成熟工艺进行监控;2,用于工艺研究与改进;3,MOS电路的开发研究,失效分析和可靠性研究。
1工艺监控
1)工艺过程监控的重要性
几乎在所有MOS电路的研制过程只,都广泛采用温度偏压试验(BT试验)或高温准静态测试(即TVS)来监控工艺过程中沾污的钠离子(包括钾离子)密度Nm。
一是因为SiO2中的钠离子带正电荷,影响开启电压VT,而且在高温(1000C以上)偏压下被激活而漂移,引起VT不稳定。
二是MOS电路研制过程中,所用材料,试剂,容器,石英管,石英器皿,各种盛片腔体及作业员的任何汗迹,呼出的气都可能成为钠的沾污源。
因此MOS电路的研制过程要在超净厂房内进行,要求作业员洁净操作,要对各种沾污源进行监控。
对于栅氧化,除了监控Nm外,还应监控氧化物有效净电荷数密度QOX/q(即Nss)和硅表面空间电荷区少子产生寿命τg。
因为它们既反映栅氧化质量,又直接影响MOS电路参数。
2)测试方法的选择
BT方法
通常采用BT试验与高频C-V测试结合,即BT方法监测SiO2中的可动离子密度Nm。
此法简单,自动化程度高,一般作业员都能操作。
测试精度优于3E10/cm2,满足监控要求,被广泛采用。
但当样品氧化层较厚或衬底掺杂密度较高时,测试误差大,甚至此法失效。
而且在温度偏压应力下,不仅钠离子可以漂移,也可能出现氧化物陷阱的充放电。
引起平带电压的漂移(方向相反),影响了Nm测试的准确性。
甚至当陷阱的充放电引起的平带电压的漂移超过可动电荷时,BT法将给出负的Nm值。
如下表给出的测试数据(反漂移)。
表121#和22#BT测试结果和高温准静态测试结果
No
tox
BT测试结果2500C,+10V,5min
高温准静态测试结果2900C
Vfb(0)
(V)
Vfb
(1)
(V)
Shift
(1)
(V)
Nm
(cm-2)
Nm(cm-2)
21#
1017
-0.722
-0.718
0.0044
反漂移
1.41E10
22#
1012
-0.699
-0.666
0.0334
反漂移
1.7E9
高温准静态(TVS)
采用高温准静态测试离子电流时,测试温度接近3000C,Si趋于本征导电,MOS电容的位移电流趋于常数,可动离子电流峰极易区分出来,见图4和图5。
在峰值电压处(零压附近)陷阱电荷的变化可略,测试灵敏度高。
测试精度优于3E9/cm2,比BT法小一个数量级(见表1)。
而且实用于高掺杂衬底和厚氧化层样品测试。
不需要降温测试,测试效率高。
其不足之处是:
测试自动化程度稍差(得有专职人员守侯测试);样品漏电要求更严。
因此高温准静态法不但可用于工艺监控,而且更适宜对一些特殊样品,或要求精细分析的测试。
2工艺的研究与改进
对于热生长SiO2膜(也包括其他方式形成的绝缘膜)及形成的MOS结构,得通过上述四种电荷(即Nm,Qox/q,Dit和Not),SiO2击穿特性,少子寿命等参数的测试来评价其质量。
不仅氧化工艺对Si-SiO2结构特性有影响,其后的几乎所有高温过程及离子注入,铝溅射和等离子反应刻蚀过程中的辐射损伤都对Si-SiO2性质有影响。
氢合金过程可以有效使氧化物固定电荷,界面陷阱密度下降,也可以消除或钝化上述辐射损伤(产生Dit和Not)。
因此都可以用C-V技术测试分析。
当开发新工艺,改进或移植工艺菜单时,利用MOSC-V技术配合工艺实验,可以探索最佳工艺条件。
2MOS电路的失效分析
对于成熟产品的MOS电路,有其确定的MOS电容参数。
这些参数是a)栅氧化层厚度tox;b)沟道掺杂剖面N(w);c)氧化物有效净电荷数密度Qox/q(一般由于沟道区已不再是均匀掺杂,Qox/q可视为一个等效值);d)界面陷阱密度Dit;e)少子产生寿命τg;f)SiO2击穿电压BV;及g)SiO2漏电流密度J等。
通过产品片上相应的MOS电容的C-V,I-V测试,便能给出这些参数。
PCM测试的重要内容之一是测试MOS晶体管的参数,如Vt,gm等。
对于不同产品的MOS晶体管,无论是铝栅还是硅栅,也不论是1μm工艺,还是0.5μm工艺都可以设计并制成统一的MOST参数,即相同的Vt,gm等。
这是通过调整MOS结构参数和电学性质来实现这一目的的。
因为在它们之间有如下关系:
VT(tox,N,Qox,Not,Dit);
gm(tox,N,Dit);
DRAM的刷新时间t(τg,Dit);
因此说PCM测试是监控MOST参数是否正常,而MOSC-V测试则是可以分析MOST参数变化的原因。
因此当MOST参数异常时,通过产品片上相应的MOS电容的C-V测试,便能给出MOST参数变化的原因。
对于不同的MOS电路产品可以有相同的PCM参数,但不一定有相同的MOS结构参数和电学性质。
因此不可能由统一的MOS电容C-V参数(tox,N,Qox,Not,Dit,τg)来监控分析所有产品的PCM参数。
因此要分析产品片PCM参数异常的原因,除了要测试分析该圆片的MOSC-V特性外,还得同时测试PCM参数正常圆片的MOSC-V特性,通过对比找出PCM参数异常的原因。
为了确保并及时对失效电路进行C-V分析,有必要建立各种产品的MOSC-V数据库。
已在CSM/WinC-V测试系统上开展C-V数据搜集工作。
由于该测试系统本身原因(在产品片上,测试本身引起C-V曲线不稳,探针系统不好用等),目前数据库中的数据尚很有限,建库工作很难继续扩展。
为了达到及时分析PCM参数异常及电路失效原因,并排除现有测试系统引起的误差。
已在4062(PCM)参数测试系统上开发MOSC-V测试分析功能(只限高频C-V),在测试程序调试完毕后,即可开展C-V建库工作。
下面是一些测试分析举例
1)VT超规范分析
图3-1和图3-3分别是产品TYD1012#n-Si区和p-well内的MOSC-V曲线。
表1列出了C-V测试结果。
它们与参考片的C-V曲线(图3-2和图3-4)比较可以看出,12#片PCM参数Vt漂移是由于其C-V曲线沿电压轴向负压方向平移了约0.8V。
显然是因为氧化物有效净电荷数密度增加(约3.9E11cm-2)所致。
测试数据表明:
栅氧化层厚度,沟道区参杂情况几乎与参考片一致。
估计是工艺过程(辐射)损伤引入正氧化物陷阱电荷,或合金退火不充分。
一般再合金退火可以改善。
表1631FM031-12#C-V测试结果
日期
产品
n/p区
Cox(pf)
Tox(A)
N/N(w)
Vfb(V)
Vt(V)
等效Qox/q(cm-2)
02.09.24
TYD10参考片PCM参数正常
n-Si
17.35
435
1.35E15(0.3)
0.2835
-0.739
-2.3E+11
p-wll
16.5
457
2.53E16
-1.125
0.71
1.07E+11
03.1.15
TYD10-12#631FM031
PCM参数异常
N4
17.4
433
1.3E15(0.3)
-0.513
-1.49
1.59E+11
N1
17.4
433
1.3E15(0.3)
-0.505
N2
17.3
434
1.3E15(0.3)
-0.509
N3
17.3
434
1.3E15(0.3)
-0.495
平均值
17.35
433.5
1.3E15(0.3)
-0.5055
-1.49
1.59E+11
P2
16.5
456
2.46E+16
-1.94
-0.121
4.85E+11
P1
16.6
454
-1.96
平均值
16.55
455
2.46E+16
-1.95
-0.121
4.85E+11
2)正常和异常的MOSC-V特性比较
图3-5,图3-7是PCM参数正常的产品的MOSC-V特性。
图3-6和图3-8是电路成品率低的产品片MGF6215-10#(用户返回片)的MOSC-V曲线。
后者的C-V曲线畸变是因为:
(1)Si-SiO2界面陷阱密度Dit高(特别是上半带隙);
(2)可能是多晶硅掺杂密度不够高(后来提高掺杂密度,成品率改善),使在正栅压下多晶硅耗尽,以至图3-6不能达到稳定的强反型电容,图3-8C-V曲线在强积累处出现下降的反常现象。
4电路可靠性分析
MOS集成电路在向超大规模发展的过程中,器件尺寸越来越小(沟道长度<1μ,栅介质膜厚度<100Å,以至在正常工作电压下,SiO2膜的电场强度很高,使SiO2膜的击穿成为IC基本失效模式。
同时因为SiO2或Si中存在高电场,有电子或空穴向SiO2中注入。
这些注入载流子可以使SiO2中的陷阱充电。
且由于高能电子的电离碰撞,在SiO2中和Si/SiO2界面处产生新的氧化物陷阱Not和界面陷阱Dit。
陷阱的产生和充放电,将导致MOSFET阈值电压VT和跨导gm等参数的变化,造成IC性能退化。
而且氧化物陷阱电荷(空穴陷阱)随应力时间而积累最终导致栅介质击穿,使电路失效。
通常电路失效或可靠性研究方法有:
1)在MOS电容或MOSFET上测试栅介质击穿直方图;2)作TDDB(与应力时间相关的介质击穿)应力试验,或直接测试tBD;3)在加速TDDB应力试验基础上分析研究MOS器件的寿命;4)各种应力试验与C-V测试配合,分析研究器件参数退化及电路失效机理。
四C-V技术的限制
1,MOS电容的C-V特性很灵敏于样品制备,特别是串联电阻效应。
要求严格的测试环境和样品制备。
2,对于较薄氧化物tox<100Å的Poly-Si栅MOS结构,在积累处由于载流子统计简并化,杂质电离和量子效应,多晶硅耗尽,由Cox确定的氧化层厚度大于物理厚度。
3,目前我们使用的MDCCSM/win(C-V)测试系统,由于硬件和软件原因,不能测试MOS结构硅表面附近500Å以内的掺杂剖面,也不适宜长寿命样品的高频C-V测试分析。
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