EDA潘松课后全部答案.docx

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EDA潘松课后全部答案

第一章

1-1EDA技术与ASIC设计和FPGA开发有什么关系?

P3~4

答：

利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现；FPGA和CPLD是实现这一途径的主流器件。

FPGA和CPLD通常也被称为可编程专用IC，或可编程ASIC。

FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC（片上系统）和ASIC设计，以及对自动设计与自动实现最典型的诠释。

1-2与软件描述语言相比，VHDL有什么特点?

P6

答：

编译器将软件程序翻译成基于某种特定CPU的机器代码，这种代码仅限于这种CPU而不能移植，并且机器代码不代表硬件结构，更不能改变CPU的硬件结构，只能被动地为其特定的硬件电路结构所利用。

综合器将VHDL程序转化的目标是底层的电路结构网表文件，这种满足VHDL设计程序功能描述的电路结构，不依赖于任何特定硬件环境；具有相对独立性。

综合器在将VHDL（硬件描述语言）表达的电路功能转化成具体的电路结构网表过程中，具有明显的能动性和创造性，它不是机械的一一对应式的“翻译”，而是根据设计库、工艺库以及预先设置的各类约束条件，选择最优的方式完成电路结构的设计。

l-3什么是综合?

有哪些类型?

综合在电子设计自动化中的地位是什么?

P5

什么是综合?

答：

在电子设计领域中综合的概念可以表示为：

将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。

有哪些类型?

答：

（1）从自然语言转换到VHDL语言算法表示，即自然语言综合。

（2）从算法表示转换到寄存器传输级（RegisterTransportLevel，RTL），即从行为域到结构域的综合，即行为综合。

（3）从RTL级表示转换到逻辑门（包括触发器）的表示，即逻辑综合。

（4）从逻辑门表示转换到版图表示（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。

综合在电子设计自动化中的地位是什么?

答：

是核心地位（见图1-3）。

综合器具有更复杂的工作环境，综合器在接受VHDL程序并准备对其综合前，必须获得与最终实现设计电路硬件特征相关的工艺库信息，以及获得优化综合的诸多约束条件信息；根据工艺库和约束条件信息，将VHDL程序转化成电路实现的相关信息。

1-4在EDA技术中，自顶向下的设计方法的重要意义是什么?

P7~10

答：

在EDA技术应用中，自顶向下的设计方法，就是在整个设计流程中各设计环节逐步求精的过程。

1-5IP在EDA技术的应用和发展中的意义是什么?

P11~12

答：

IP核具有规范的接口协议，良好的可移植与可测试性，为系统开发提供了可靠的保证。

第二章

2-1叙述EDA的FPGA/CPLD设计流程。

P13~16

答：

1.设计输入（原理图/HDL文本编辑）；2.综合；3.适配；4.时序仿真与功能仿真；5.编程下载；6.硬件测试。

2-2IP是什么?

IP与EDA技术的关系是什么?

P24~26

IP是什么?

答：

IP是知识产权核或知识产权模块，用于ASIC或FPGA/CPLD中的预先设计好的电路功能模块。

IP与EDA技术的关系是什么?

答：

IP在EDA技术开发中具有十分重要的地位；与EDA技术的关系分有软IP、固IP、硬IP：

软IP是用VHDL等硬件描述语言描述的功能块，并不涉及用什么具体电路元件实现这些功能；软IP通常是以硬件描述语言HDL源文件的形式出现。

固IP是完成了综合的功能块，具有较大的设计深度，以网表文件的形式提交客户使用。

硬IP提供设计的最终阶段产品：

掩模。

2-3叙述ASIC的设计方法。

P18~19

答：

ASIC设计方法,按版图结构及制造方法分有半定制（Semi-custom）和全定制（Full-custom）两种实现方法。

全定制方法是一种基于晶体管级的，手工设计版图的制造方法。

半定制法是一种约束性设计方式，约束的目的是简化设计，缩短设计周期，降低设计成本，提高设计正确率。

半定制法按逻辑实现的方式不同，可再分为门阵列法、标准单元法和可编程逻辑器件法。

2-4FPGA/CPLD在ASIC设计中有什么用途?

P16,18

答：

FPGA/CPLD在ASIC设计中，属于可编程ASIC的逻辑器件；使设计效率大为提高，上市的时间大为缩短。

2-5简述在基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具，及其在整个流程中的作用。

P19~23

答：

基于FPGA/CPLD的EDA设计流程中所涉及的EDA工具有：

设计输入编辑器（作用：

接受不同的设计输入表达方式，如原理图输入方式、状态图输入方式、波形输入方式以及HDL的文本输入方式。

）；HDL综合器（作用：

HDL综合器根据工艺库和约束条件信息，将设计输入编辑器提供的信息转化为目标器件硬件结构细节的信息，并在数字电路设计技术、化简优化算法以及计算机软件等复杂结体进行优化处理）；仿真器（作用：

行为模型的表达、电子系统的建模、逻辑电路的验证及门级系统的测试）；适配器（作用：

完成目标系统在器件上的布局和布线）；下载器（作用：

把设计结果信息下载到对应的实际器件，实现硬件设计）。

第三章

3-1OLMC（输出逻辑宏单元）有何功能?

说明GAL是怎样实现可编程组合电路与时序电路的。

P34~36

OLMC有何功能?

答：

OLMC单元设有多种组态，可配置成专用组合输出、专用输入、组合输出双向口、寄存器输出、寄存器输出双向口等。

说明GAL是怎样实现可编程组合电路与时序电路的?

答：

GAL（通用阵列逻辑器件）是通过对其中的OLMC（输出逻辑宏单元）的编程和三种模式配置（寄存器模式、复合模式、简单模式），实现组合电路与时序电路设计的。

3-2什么是基于乘积项的可编程逻辑结构?

P33~34，40

答：

GAL、CPLD之类都是基于乘积项的可编程结构；即包含有可编程与阵列和固定的或阵列的PAL（可编程阵列逻辑）器件构成。

3-3什么是基于查找表的可编程逻辑结构?

P40~41

答：

FPGA（现场可编程门阵列）是基于查找表的可编程逻辑结构。

3-4FPGA系列器件中的LAB有何作用?

P43~45

答：

FPGA（Cyclone/CycloneII）系列器件主要由逻辑阵列块LAB、嵌入式存储器块（EAB）、I/O单元、嵌入式硬件乘法器和PLL等模块构成；其中LAB（逻辑阵列块）由一系列相邻的LE（逻辑单元）构成的；FPGA可编程资源主要来自逻辑阵列块LAB。

3-5与传统的测试技术相比，边界扫描技术有何优点?

P47~50

答：

使用BST（边界扫描测试）规范测试，不必使用物理探针，可在器件正常工作时在系统捕获测量的功能数据。

克服传统的外探针测试法和“针床”夹具测试法来无法对IC内部节点无法测试的难题。

3-6解释编程与配置这两个概念。

P58

答：

编程：

基于电可擦除存储单元的EEPROM或Flash技术。

CPLD一股使用此技术进行编程。

CPLD被编程后改变了电可擦除存储单元中的信息，掉电后可保存。

电可擦除编程工艺的优点是编程后信息不会因掉电而丢失，但编程次数有限，编程的速度不快。

配置：

基于SRAM查找表的编程单元。

编程信息是保存在SRAM中的，SRAM在掉电后编程信息立即丢失，在下次上电后，还需要重新载入编程信息。

大部分FPGA采用该种编程工艺。

该类器件的编程一般称为配置。

对于SRAM型FPGA来说，配置次数无限，且速度快；在加电时可随时更改逻辑；下载信息的保密性也不如电可擦除的编程。

3-7请参阅相关资料，并回答问题：

按本章给出的归类方式，将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD；将基于查找表的可编程逻辑结构的PLD器什归类为FPGA，那么，APEX系列属于什么类型PLD器件?

MAXII系列又属于什么类型的PLD器件?

为什么?

P54~56

答：

APEX（AdvancedLogicElementMatrix）系列属于FPGA类型PLD器件；编程信息存于SRAM中。

MAXII系列属于CPLD类型的PLD器件；编程信息存于EEPROM中。

第四章

4-1：

画出与下例实体描述对应的原理图符号元件：

ENTITYbuf3sIS      --实体1：

三态缓冲器

   PORT（input:

INSTD_LOGIC;     --输入端

         enable:

INSTD_LOGIC;     --使能端

         output:

OUTSTD_LOGIC）;  --输出端

ENDbuf3x;

ENTITYmux21IS      --实体2：

2选1多路选择器

PORT（in0,in1,sel:

INSTD_LOGIC;

output:

OUTSTD_LOGIC）;

4-1.答案            

4-2.图3-30所示的是4选1多路选择器，试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序。

选择控制的信号s1和s0的数据类型为STD_LOGIC_VECTOR；当s1='0'，s0='0'；s1='0'，s0='1'；s1='1'，s0='0'和s1='1'，s0='1'分别执行y<=a、y<=b、y<=c、y<=d。

4-2.答案

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYMUX41IS

PORT（s:

INSTD_LOGIC_VECTOR（1DOWNTO0）;--输入选择信号

    a,b,c,d:

INSTD_LOGIC;--输入信号

    y:

OUTSTD_LOGIC）;--输出端

ENDENTITY;

ARCHITECTUREARTOFMUX41IS

BEGIN

PROCESS（s）

BEGIN

IF（S="00"）THENy<=a;

ELSIF（S="01"）THENy<=b;

ELSIF（S="10"）THENy<=c;

ELSIF（S="11"）THENy<=d;

ELSEy<=NULL;

ENDIF;

EDNPROCESS;

ENDART;

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYMUX41IS

PORT（s:

INSTD_LOGIC_VECTOR（1DOWNTO0）;--输入选择信号

    a,b,c,d:

INSTD_LOGIC;--输入信号

    y:

OUTSTD_LOGIC）;--输出端

ENDMUX41;

ARCHITECTUREARTOFMUX41IS

BEGIN

PROCESS（s）

BEGIN

CASEsIS

WHEN“00”=>y<=a;

WHEN“01”=>y<=b;

WHEN“10”=>y<=c;

WHEN“11”=>y<=d;

WHENOTHERS=>NULL;

ENDCASE;

ENDPROCESS;

ENDART;

4-3.图3-31所示的是双2选1多路选择器构成的电路MUXK，对于其中MUX21A，当s='0'和'1'时，分别有y<='a'和y<='b'。

试在一个结构体中用两个进程来表达此电路，每个进程中用CASE语句描述一个2选1多路选择器MUX21A。

4-3.答案

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYMUX221IS

PORT（a1,a2,a3:

INSTD_LOGIC_VECTOR（1DOWNTO0）;--输入信号

    s0,s1:

INSTD_LOGIC;

    outy:

OUTSTD_LOGIC）;--输出端

ENDENTITY;

ARCHITECTUREONEOFMUX221IS

SIGNALtmp:

STD_LOGIC;

BEGIN

PR01:

PROCESS（s0）

BEGIN

IFs0=”0”THENtmp<=a2;

ELSEtmp<=a3;

ENDIF;

ENDPROCESS;

PR02:

PROCESS（s1）

BEGIN

IFs1=”0”THENouty<=a1;

ELSEouty<=tmp;

ENDIF;

ENDPROCESS;

ENDARCHITECTUREONE;

ENDCASE;

4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。

4-4.答案

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

ENTITYMULTIIS

PORT（CL:

INSTD_LOGIC;--输入选择信号

    CLK0:

INSTD_LOGIC;--输入信号

    OUT1:

OUTSTD_LOGIC）;--输出端

ENDENTITY;

ARCHITECTUREONEOFMULTIIS

SIGNALQ:

STD_LOGIC;

BEGIN

PR01:

   PROCESS（CLK0）

BEGIN

IFCLK‘EVENTANDCLK=’1’

THENQ<=NOT（CLORQ）;ELSE

ENDIF;

ENDPROCESS;

PR02:

   PROCESS（CLK0）

BEGIN

OUT1<=Q;

ENDPROCESS;

ENDARCHITECTUREONE;

ENDPROCESS;

4-5.给出1位全减器的VHDL描述。

要求：

（1）首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in是借位输入。

（2）以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计（减法运算是x–y-sun_in=diffr）c:

\iknow\docshare\data\cur_work\l

4-5.答案

底层文件1：

or2a.VHD实现或门操作

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYor2aIS

PORT（a,b:

INSTD_LOGIC;

        c:

OUTSTD_LOGIC）;

ENDENTITYor2a;

ARCHITECTUREoneOFor2aIS

BEGIN

c<=aORb;

ENDARCHITECTUREone;

底层文件2：

h_subber.VHD实现一位半减器

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYh_subberIS

PORT（x,y:

INSTD_LOGIC;

diff,s_out:

:

OUTSTD_LOGIC）;

ENDENTITYh_subber;

ARCHITECTUREONEOFh_subberIS

SIGNALxyz:

STD_LOGIC_VECTOR（1DOWNTO0）;

BEGIN

xyz<=x&y;

PROCESS（xyz）

BEGIN

CASExyzIS

WHEN"00"=>diff<='0';s_out<='0';

WHEN"01"=>diff<='1';s_out<='1';

WHEN"10"=>diff<='1';s_out<='0';

WHEN"11"=>diff<='0';s_out<='0';

WHENOTHERS=>NULL;

ENDCASE;

ENDPROCESS;

ENDARCHITECTUREONE;

顶层文件：

f_subber.VHD实现一位全减器

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYf_subberIS

PORT（x,y,sub_in:

INSTD_LOGIC;

diffr,sub_out:

OUTSTD_LOGIC）;

ENDENTITYf_subber;

ARCHITECTUREONEOFf_subberIS

COMPONENTh_subber

PORT（x,y:

INSTD_LOGIC;

diff,S_out:

OUTSTD_LOGIC）;

ENDCOMPONENT;

COMPONENTor2a

PORT（a,b:

INSTD_LOGIC;

c:

OUTSTD_LOGIC）;

ENDCOMPONENT;

SIGNALd,e,f:

STD_LOGIC;

BEGIN

u1:

h_subberPORTMAP（x=>x,y=>y,diff=>d,s_out=>e）;

u2:

h_subberPORTMAP（x=>d,y=>sub_in,diff=>diffr,s_out=>f）;

u3:

or2aPORTMAP（a=>f,b=>e,c=>sub_out）;

ENDARCHITECTUREONE;

ENDARCHITECTUREART;

4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。

4-6.答案

MAX3256顶层文件

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYMAX3256IS

PORT（INA,INB,INCK:

INSTD_LOGIC;

INC:

INSTD_LOGIC;

E,OUT:

OUTSTD_LOGIC）;

ENDENTITYMAX3256;

ARCHITECTUREONEOFMAX3256IS

COMPONENTLK35--调用LK35声明语句

PORT（A1,A2:

INSTD_LOGIC;

CLK:

INSTD_LOGIC;

Q1,Q2:

OUTSTD_LOGIC）;

ENDCOMPONENT;

COMPONENTD--调用D触发器声明语句

PORT（D,C:

INSTD_LOGIC;

CLK:

INSTD_LOGIC;

Q:

OUTSTD_LOGIC）;

ENDCOMPONENT;

COMPONENTMUX21--调用二选一选择器声明语句

PORT（B,A:

INSTD_LOGIC;

S:

INSTD_LOGIC;

C:

OUTSTD_LOGIC）;

ENDCOMPONENT;

SIGNALAA,BB,CC,DD:

STD_LOGIC;

BEGIN

u1:

LK35PORTMAP（A1=>INA,A2=>INB,CLK=INCK,Q1=>AA,Q2=>BB）;

u2:

DPORTMAP（D=>BB;CLK=>INCK,C=>INC,Q=>CC）;

u3:

LK35PORTMAP（A1=>BB,A2=>CC,CLK=INCK,Q1=>DD,Q2=>OUT1）；

u4:

MUX21PORTMAP（B=>AA,A=>DD,S=>BB,C=>E）;

ENDARCHITECTUREONE;

设计含有异步清零和计数使能的16位二进制加减可控计数器。

4-7.答案：

LIBRARYIEEE;

USEIEEE.STD_LOGIC_1164.ALL;

USEIEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITYCNT16IS

PORT（CLK,RST,EN:

INSTD_LOGIC;

     CHOOSE:

INBIT;

     SETDATA:

BUFFERINTEGERRANCE65535DOWNTO0;

     COUT:

BUFFERINTEGERRANCE65535DOWNTO0）;

ENDCNT16;

ARCHITECTUREONEOFCNT16IS

BEGIN

  PROCESS（CLK,RST,SDATA）

     VARIABLEQI:

STD_LOGIC_VECTOR（65535DOWNTO0）;

      BEGIN

IFRST='1'THEN--计数器异步复位

           QI:

=（OTHERS=>'0'）;

ELSIFSET=’1’THEN--计数器一步置位

QI:

=SETDATA;

ELSIFCLK'EVENTANDCLK='1'THEN--检测时钟上升沿

      IFEN=’1’THEN–检测是否允许计数

IFCHOOSE=’1’THEN--选择加法计数

          QI:

=QI+1;   --计数器加一

           ELSEQI=QI-1;--计数器加一

           ENDIF;

ENDIF;

ENDIF;

    COUT<=QI;--将计数值向端口输出

ENDPROCESS;

ENDONE;

第五章

5-1归纳利用QuartusII进行VHDL文本输入设计的流程：

从文件输入一直到SignalTapII测试。

P95~P115

答：

1建立工作库文件夹和编辑设计文件；2创建工程；3编译前设置；4全程编译；5时序仿真；6引脚锁定；7配置文件下载；8打开SignalTapII编辑窗口；9调入SignalTapII的待测信号；10SignalTapII参数设置；11SignalTapII参数设置文件存盘；12带有SignalTapII测试信息的编译下载；13启动SignalTapII进行采样与分析；14SignalTapII的其他设置和控制方法。

5.6

5.7

5.8

5.9

5.10

5.12

5.13

5.14

第六章

6-1什么是固有延时?

什么是惯性延时?

P150~151

答：

固有延时（InertialDelay）也称为惯性延时，固有延时的主要物理机制是分布电容效应。

6-2δ是什么?

在VHDL中，δ有什么用处?

P152

δ是什么?

答：

在VHDL仿真和综合器中，默认的固有延时量（它在数学上是一个无穷小量），被称为δ延时。

在VHDL中，δ有什么用处?

答：

在VHDL信号赋值中未给出固有延时情况下，VHDL仿真器和综合器将自动为系统中的信号赋值配置一足够小而又能满足逻辑排序的延时量δ；使并行语句和顺序语句中的并列赋值逻辑得以正确执行。

6-4说明信号和变量的功能特点，以及应用上的异同点。

P128~P129

答：

变量：

变量是一个局部量，只能在进程和子程序中使用。

变量不能将信息带出对它做出定义的当前结构。

变量的赋值是一种理想化的数据传输，是立即发生的，不存在任何延时行为。

变量的主要作用是在进程中作为临时的数据