四位加法并行器剖析.docx
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四位加法并行器剖析
课程设计报告
课程设计题目:
四位加法并行器学生姓名:
黄冲
专业:
计算机科学与技术
班级:
1120702
学号:
202120070231
指导教师:
汪宇玲
2021年01月05日
目录一、需求分析⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1
二、体⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯1
三、⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯3
四、步⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯7
五、心得⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯12
六、参考文献⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯⋯12
一、需求分析:
1.掌握并行加法器的原理及其设计方法。
2.熟悉CPLD应用设计及ispDesignexepertProjectnavigator软件和
CMPP的使用。
二、总体设计:
1〕实验设备:
1.TDN-CM+或TDN-CM++教学实验系统一套。
.PC微机一台。
3.CMPP和ispDesignexepertProjectnavigator
2〕实验原理:
本节设计使用大规模可编程逻辑器件CPLD来设计实现一个4位的并行进
位加法器。
传统的数字系统设计只能是通过设计电路板来实现系统功能,而采用可编程逻辑器件,那么可以通过设计芯片来实现系统功能。
从而有效地增强了设计的灵活性,提高了工作效率。
并能够缩小系统体积,降低能耗,提高系统的性能和可靠性。
实验系统中采用的器件是Lattice公司的ispLSI1032芯片,isp是指
芯片具有“在系统可编程功能〞,这种功能可随时对系统进行逻辑重构和修改,而且只需要一条简单的编程电缆和一台PC计算机就可以完成器件的编程。
ispLSI1032芯片的等效逻辑门为6000门,具有128个宏单元,192个触发器和64个锁存器,其共有84个引脚,其中64个为I/O引脚。
ispLSI1032芯片的结构图如下图。
1
对该器件的逻辑系统设计是通过使用硬件描述语言或原理图输入来实现的,硬
件描述语言有ABEL、VHDL等多种语言,本节实验是使用原理图输入来进行编程
的。
下面是一个用原理图输入设计一个四位并行加法器加法器的例子。
该加法器
采用并行进位,有两组四位加数A3~A0、B3~B0输入,四位本地和F3~F0输
出,一个低位进位C0输入及一个本地进位CY输出。
系统采用ispDesignEXPERT软件来对可编程逻辑器件ispLSI1032进行
编程设计实验。
2
ispDesignEXPERT可采用原理图或硬件描述语言或这两种方法的混合输入共三种
方式来进行设计输入,并能对所设计的数字电子系统进行功能仿真和时序仿真。
其编译器是此软件的核心,它能进行逻辑优化,并将逻辑映射到器件中去,自动
完成布局与布线并生成编程所需要的熔丝图文件。
该软件支持所有Lattice公司
的ispLSI器件。
三、详细设计:
1〕加法器是计算机的根本运算部件之一。
〔1〕假设不考虑进位输入,两数码Xn,Yn相加称为半加,如以下图为半加其功能表:
Xn
Yn
Hn
0
0
0
1
0
1
0
1
1
1
1
0
(a)半加器功能表
(b)半加器逻辑图
3
〔2〕将XnYn以及进位输入Cn-1相加称为全价,其功能表如以下图:
Xn
Yn
Cn-1
Fn
Cn
0
0
0
0
0
0
0
1
1
0
1
0
0
1
0
1
0
1
0
1
0
1
0
1
0
0
1
1
0
1
1
1
0
0
1
1
1
1
1
1
a.〔全加器功能表〕
(b)全加器的逻辑图
4
由功能表可得全加和Fn和进位输出Cn表达式:
Fn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1
Cn=XnYnCn-1+XnYnCn-1+XnYnCn-1+XnYnCn-1
Fn还可以用两个半加器来形成:
Fn=Xn○+Yn○+Cn-1
如此,将n个全加器相连可得n位加法器,如图:
X1
Y1
X2
Y2
X3
Y3
X4
Y4
C0
Xn
Yn
C1
Xn
Yn
C2
Xn
Yn
C3
Xn
C4
Yn
F1F2F3F4但加法时间较长,只是因为其位间进位使串行的传送的,本位全加和Fi必须
等低位进位Ci-1来到后才能进行,加法时间与位数有关,只有改变进位逐位传送,
才能提高加法器的工作速度。
因此,只要使各位的进位不需依赖上一个进位即可。
所以我们采用“超前进位产生电路〞来同时形成各位进位,从而实现快速加法,
这就是超前进位加法器的设计思想来源。
2〕超前进位
超前进位产生电路是根据各位进位的形成条件来实现的。
只要满足以下二条件
中任一个,就可以形成C1,〔1〕X1,Y1均为1〔2〕X1,Y1任一个位1,且进位
C0位1。
5
可以写出C1的表达式为
C1=X1Y1+(X1+Y1)C0
只要满足下述条件中任一个即可形成C2,〔1〕X2,Y2均为1;〔2〕X2,Y2任一为1,且X1,Y1均为1;〔3〕X2,Y2任一为1,同时X1,Y1任一为1,且C0为1。
可以写出C2的表达式为
C2=X2Y2+〔X2+Y2〕X1Y1+〔X2+Y2〕〔X1+Y1〕C0
由上,同理可得到
C3=X3Y3+〔X3+Y3〕X2Y2+(X3+Y3)〔X2+Y2〕X1Y1+(X3+Y3)〔X2+Y2〕〔X1+Y1〕
C0
C4=X4Y4+(X4+Y4)X3Y3+(X4+Y4)〔X3+Y3〕X2Y2+(X4+Y4)(X3+Y3)〔X2+Y2〕
X1Y1+(X4+Y4)(X3+Y3)〔X2+Y2〕〔X1+Y1〕C0
由上面的式子可知:
C1=X1Y1+〔X1+Y1〕C0
C2=X2Y2+〔X2+Y2〕C1
C3=X3Y3+〔X3+Y3〕C2
C4=X4Y4+〔X4+Y4〕C3
引入进位传递函数Pi和进位产生函数Gi.其定义如下:
Pi=Xi+Yi.
Gi=XiYi
Pi的意义是:
当Xi,Yi中有一个为1时,假设有进位输入,那么本位向高位传送此进位,这个
进位可看成是低位进位越过本位直接向高位传递的.
Gi的意义是:
当Xi,Yi均为1时,不管有无进位输入,本位定会产生向高位产生的
6
进位.
将Pi,Gi代入C1~C4式,便可得:
C1=G0+P0C0C2=G1+P1G0+P1P0C0C3=G2+P2G1+P2P1G0+P2P1P0C0C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0由以上分析可得出在输入项为A3A2A1A0和B3B2B1B0以及进位输入C0时,各个输出项S3S2S1S0和进位输出C4分别为:
S3=A3○+B3○+C3
S2=A2○+B2○+C2
S1=A1○+B1○+C1
S0=A0○+B0○+C0
C4=G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0四、设计步骤:
1.安装EDA软件
翻开计算机电源,进入Windows系统,安装上述ispDesignEXPERT软件。
安装完成后,桌面和开始菜单中那么建有ispDesignEXPERT软件图标。
2.建立新工程
用鼠标双击该软件图标,那么出现其操作界面ispDesignEXPERTProject
Navigator。
7
在界面左上角File菜单中点NewProject...或点击左上角“新建〞图标,
那么出现界面CreateNewProject,在其中Project栏中输入,在
Projecttype栏中选Schematic/ABEL,并点保存,那么在SourcesinProject栏
中建立了新的工程。
双击第一行Untitled对该工程命名,在名称栏中填入ALU_EX并点OK。
双击第二行选择器件。
根据实验系统中所使用的器件型号,例如对
ispLSI1032-70LJ这一器件,在Family栏中选ispLSI1KDevice,在Device栏中选ispLSI1032,在SpeedGrade栏中选70,在Package栏中选84PLCC,
点OK,再用Yes确定,那么选定器件为ispLSI1032-70LJ84。
3.输入编辑原理图
单击界面左下角的按钮New...,那么出现界面NewSource:
Schematic/ABEL〕,在其中选择Schematic,并点击按钮OK,那么出现原理图编辑界面Schematicedit,输入模块名称ALU并点OK,那么就可在原理图编辑界面中输入电路原理图了。
输入逻辑图完成后,将其存盘并退出编辑界面。
输入设计加法器原理图如图:
图
8
4.对源程序进行编译
在左方SourcesinProject栏中选中第二行ispLSI1032-70LJ84,在右方
ProcessesforCurrentSource栏中双击第七行JEDECFile,那么开始编译。
如
果编译正确,那么生成可下载的文件JEDECFile,即使出现警告提示,也说明成功生成了可下载文件。
如果提示错误,那么需修改程序,然后重新编译。
5.连接下载电缆
在翻开PC计算机和实验系统的电源之前,将下载电缆的一端与PC计算机
的打印机口相连接,另一端与实验系统中的ispLSI1032器件编程接口相连。
6.将JEDEC文件下载到ispLSI1032
首先翻开实验系统的电源。
在以上界面菜单Tools中点击ispDCD,那么进入文件下载界面。
在下载界面中,点击菜单Configuration中的ScanBoard项或SCAN图
标,那么出现扫描界面,其下方的信息显示已检测到ISP芯片电路。
然后点按钮
BROWSE,在其中选择要下载的文件。
并在Command菜单中,点Run
OperationinSequentialMode项或RunOperation图标,那么进入文件下载过程。
在进行下载时,实验系统下载电路的指示灯闪烁。
下载完成后,界面下方显示下
载过程是否正确的有关信息。
.连接实验电路
按图连接实验电路,其中ispLSI1032的输入输出引脚已在程序中定
义。
9
图8.验证所设计器件的逻辑功能
本课程设计所设计的是一个4位并行进位加法器,实验中用INPUTDEVICE单元的高4位为B3~B0,低4位为A3~A0,以总线单元的低4位B3~B0发光二极管来显示运算结果。
B7位来显示进位输出。
而低位进位输入由一个开关AR来给出。
使SWITCHUNIT单元中的开关SW-B=0〔翻开数据输出三态门〕,拨动INPUTDEVICE
单元的输入开关置A和B的值,然后从总线单元的显示灯来观察运算结果。
9.以上所设计的并行加法器在应用ispDesignEXPERT软件时是以原理图输入形
式来编程的,目的是为了让学生能更好的理解并行进位加法器的实现原理。
为了
学生学习以硬件描述语言来进行编程,描写器件功能,下面用ABEL语言编程来
实现上述加法器,步骤如下:
①建立新工程
翻开ispDesignEXPERT软件,建立一个新的目录来创立一个新的工程文件。
在界面左上角File菜单中点NewProject...或点击左上角“新建〞图标,那么出
现界面CreateNewProject,在其中Project栏中输入,在Project
type栏中选Schematic/ABEL,并点保存,那么SourcesinProject栏中建立了新
的工程。
器件型号还是选ispLSI1032-70LJ84。
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②编辑源程序
单击界面左下角的按钮New...,那么出现界面NewSource:
〔Schematic/ABEL〕,在其中选择ABEL-HDLModule,点击按钮OK,那么出new
ABLE-HDLsource窗口,输入模块名称和文件名并点OK,就可在出现的源程序编
辑界面中输入源程序了。
输入完成后,将其存盘并退出编辑界面。
上述并行加法器设计用ABEL语言来描述程序如下:
MODULEalu
TITLE'4bitadder'
"Inputs
A4,A3,A2,A1PIN38,39,40,41;
B4,B3,B2,B1PIN34,35,36,37;
C0PIN52;
"Outputs
F4,F3,F2,F1PIN6,5,4,3;
CYPIN10;
"VAR
A=[0,A4,A3,A2,A1];
B=[0,B4,B3,B2,B1];
C=[0,0,0,0,C0];
F=[CY,F4,F3,F2,F1];
"
EQUATIONS
11
"
F=A+B+C;
"
END
③对源程序进行编译
④将生成的JED文件下载至1032芯片中。
⑤实验连线及实验操作步骤同上。
五、设计心得:
本次课程设计我所做的是“四位加法并行器〞,它所采用的原理是
加法器和并行器,而我们最主要用的设备是CMPP和ispDesignexepert
Projectnavigator软件。
我对ABEL语言更加了解,对四位并行加法器的并行处
理更加理解。
课程设计不仅考察了我们对理论知识的了解还需要对动手能力的考
察。
从中我知道了理论知识和实践息息相关。
我们只有了解了理论知识才可以更
好的实践。
六、参考文献:
1〕计算机组成原理与系统结构实验指导书。
2〕计算机组成与体系结构第五版〔白中英〕。
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东华理工大学信工学院
课程设计评分表
学生姓名:
黄冲
班级:
1120702
学号:
202120070231
课程设计题目:
基于四位并行加法器
工程内容
能结合所学课程知识、有一定的能力训练。
符合选题要求
选
〔5人一题〕
题
工作量适中,难易度合理
能熟练应用所学知识,有一定查阅文献及运用文献资料能力
能
力
理论依据充分,数据准确,公式推导正确
水
能应用计算机软件进行编程、资料搜集录入、加工、排版、制图等
平
能表达创造性思维,或有独特见解
总体设计正确、合理,各项技术指标符合要求。
说明书综述简练完整,概念清楚、立论正确、技术用语准确、结论严
成
谨合理;分析处理科学、条理清楚、语言流畅、结构严谨、版面清晰
果
设计说明书栏目齐全、合理,符号统一、编号齐全。
格式、绘图、
质
表格、插图等标准准确,符合国家标准
量
有一定篇幅,字符数不少于5000
总分指导教师评语:
总分值实评10
10
101010
1010101010100
指导教师签名:
年月日
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- 加法 并行 剖析