实验四 组合逻辑38译码器的设计.docx
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实验四组合逻辑38译码器的设计
实验四:
组合逻辑3-8译码器的设计
(MaxplusII软件的基本操作与应用)
说明:
本书将以实验一为例详细介绍Altera公司MaxplusII10.1版本软件的基本应用,其它实验将不再赘述。
读者在通过本实验后将对MaxplusII软件及CPLD的设计与应用有一个比较完整的概念和思路。
在此因篇幅有限,仅仅介绍了MaxplusII软件的最基本、最常用的一些基本功能。
相信读者在熟练使用本软件以后,你会发现该软件还有好多非常方便、快捷、灵活的设计技巧与开发功能。
由于编者的能力有限,不详之处在所难免,我们希望得到你的指正与包含。
一、实验目的:
1、掌握组合逻辑电路的设计方法。
2、掌握组合逻辑电路的静态测试方法。
3、初步掌握Max+PlusII软件的基本操作与应用。
4、初步了解可编程器件的设计全过程。
二、实验步骤:
(一)设计输入:
1、软件的启动:
单击“开始”进入“程序”选中“Max+PlusII10.1BASELINE”,打开“
”Maxplus
软件,如图4.1-1所示。
2、启动File\New菜单,弹出设计输入选择窗口,如图4.1-2所示:
3、选择GraphicEditorFile,单击OK,打开原理图编辑器,进入原理图设计输入电路编辑状态,如图4.1-3所示:
4、设计输入
1)放置一个器件在原理图上
a、在原理图的空白处双击鼠标右键,出现图4.1-4:
b、在光标处输入元件名称(如:
input,output,and2,and3,nand2,or2,not,xor,dff等)或用鼠标点击库元件,按下OK即可。
c、如果安放相同的元件,只要按住Ctrl键,同时用鼠标按左键拖动该元件复制即可。
d、一个完整的电路包括:
输入端口input、电路元件集合、输出端口output。
e、图4.1-5为3-8译码器元件安放结果。
2)添加连线到器件的引脚上:
把鼠标移到元件引脚附近,则鼠标自动由箭头变为十字,按住鼠标左键拖动,即可画出连线。
3-8译码器原理图连线后如图4.1-6所示。
3)标记输入/输出端口属性
分别双击输入端口的“PINNAME”,当变成黑色时,即可输入标记符并回车确认;输出端口标记方法类似。
本译码器的三输入端分别标记为:
A、B、C;其八输出端分别为:
D0、D1、D2、D3、D4、D5、D6、D7。
如图4.1-7所示。
4)保存原理图
单击保存按钮图表,对于新建文件,出现类似文件管理器图框,请选择保存路径/文件名称保存原理图,原理图的扩展名为.gdf,本实验中取名为test1.gdf。
(注意:
新建项目,一定要建立一个专门的文件夹保存项目文件,在编译过程中将有大量新文件产生。
)
5)点击File\Project\SetprojecttocurrentFile设置此项目为当前项目文件,如图4.1-8所示。
注意此操作在你打开几个原有项目文件时尤为重要,否则编译时容易出错。
至此,你已完成了一个电路的原理图的设计输入过程。
(二)电路的编译与适配
1、选择芯片型号
选择当前项目文件欲设计实现的实际芯片进行编译适配,单击Assign|Device菜单选择芯片,如图4.2-1所示。
如果此时不选择适配芯片的话,该软件将自动把所有适合本电路的芯片一一进行编译适配,这将费你许多时间。
该例程中我们选用CPLD芯片来实现,如用MAX7000S系列的EPM7128SLC84-15芯片;同样也可以用FPGA芯片来实现,你只需在下面的对话框中指出具体芯片型号即可。
注意如果将该列表下方标有“ShowonlyFastestSpeedGrades”选项的“√”消去,以便显示出所有速度级别的器件。
完成选择后单击“OK”按钮。
2、编译适配
启动Maxplus
\Compiler菜单,按Start开始编译,并显示编译结果,生成下载文件。
如果编译时选择的芯片是CPLD,则生成*.pof文件;如果是FPGA芯片的互阿,则生成*.sof文件,以被硬件下载编程时调用。
同时生成*.rpt报告文件,可详细察看编译结果。
如果有错误待修改后再进行编译适配,如图4.2-2所示。
注意此时在主菜单栏里的Processing菜单下有许多编译时的选项,视实际情况选择设置。
如果你设计的电路顺利地通过了编译,在电路不复杂的情况下,就可以对芯片进行编程下载,测试硬件。
如果你的电路有足够复杂,那么其仿真就显得非常必要。
(三)电路仿真与时序分析
MaxplusII教学版软件支持电路的功能仿真(或称前仿真)和时序分析(或称后仿真)。
众所周知,开发人员在进行电路设计时,非常希望有比较先进的高效的仿真工具出现,这将为你的设计过程节约很多时间和成本。
由于EDA工具的出现,和它所提供的强大的(在线)仿真功能迅速地得到了电子工程设计人员的青睐,这也是当今EDA(CPLD/FPGA)技术非常火爆的原因之一。
下面就MaxpluII软件仿真功能的基本应用在本实验中作一初步介绍,在以后的实验例程中将不再一一介绍。
一)添加仿真激励波形
1、启动MaxplusII\WavefromEditor菜单,进入波形编辑窗口,如图4.3-1所示。
2、将鼠标移至空白处并单击右键,出现如图4.3-2所示对话窗口。
3、选择EnterNodesfromSNF选项,并按左键确认,出现4.3-3所示对话框,单击“
”和“
”按钮,选择欲仿真的I/O管脚。
4、单击OK按钮,列出仿真电路的输入、输出管脚图,如图4.3-4所示。
在本电路中,3-8译码器的输出为网格,表示未仿真前输出是未知的。
5、调整管脚顺序,符合常规习惯,调整时只需选中某一管脚(如
)并按住鼠标左键拖到相应的位置即可完成。
调整后如图4.3-5所示。
6、准备为电路输入端添加激励波形。
选中欲添加信号的管脚,窗口左边的信号源即可变成可操作状态,如图4.3-6中箭头和圆括号所示。
根据实际要求选择信号源种类,在
本电路中选择时钟信号就可以满足仿真要求。
7、选择仿真时间:
视电路实际要求确定仿真时间长短,如图4.3-7所示。
本实验中,我们选择软件的默认时间1us就能观察到3-8译码器的8个输出状态。
8、为A、B、C三输入端添加信号:
先选中A输入端“
”,然后再点击窗口左侧的时钟信号源图标“
”添加激励波形,出现图4.3-8所示的对话窗口。
9、在本例程中,我们选择初始电平为“0”,时钟周期倍数为“1”(时钟周期倍数只能为1的整数倍)并按OK确认。
经上述操作我们已为A输入端添加完激励信号,点击全屏显示如图4.3-9所示。
10、根据电路要求编辑另外两路输入端激励信号波形,在本实验中,3-8译码器的A、B、C三路信号的频率分别为1、2、4倍关系,其译码输出顺序就符合我们的观察习惯。
按上述方法为B、C两路端口添加波形后单击左边全屏显示图表“
”,三路激励信号的编辑结果为图4.3-10所示。
11、保存激励信号编辑结果:
使用File|Save,或关闭当前波形编辑窗口时均出现图4.3-11会话框,注意此时文件名不要随意改动,单击OK按钮保存激励信号波形。
二)电路仿真
电路仿真有前仿真(功能仿真)和后仿真(时序仿真)两种,时序仿真覆盖了功能仿真,在该例程中我们直接使用时序仿真。
读者可以自行使用功能仿真,对比其区别。
1、选择Maxplus2|Simulator菜单,弹出其对话窗口,如图4.3-12所示。
2、确定仿真时间,EndTime为“1”的整数倍。
注意:
如果在添加激励信号完成后设置结束时间的话,此时仿真窗口中就不能修改EndTime参数了。
在该例程中,我们使用的是默认时间,单击Start开始仿真,如有出错报告,请查找原因,一般是激励信号添加有误。
本电路仿真结果报告中无错误、无警告,如下图4.3-13所示。
3、观察电路仿真结果,请单击“确定”后单击激励输出波形文件“OpenSCF”图标。
如图4.3-14所示。
4、从上图可见,我们所设计的3-8译码器顺利地通过了仿真,设计完全正确。
点击“
”将上图放大,仔细观察一下电路的时序,在空白处单击鼠标的右键,出现测量标尺,然后
将标尺拖至欲测量的地方,查看延时情况,如图4.3-15所示。
从上图可以看到,我们这个电路在实际工作时,激励输出有15.6个ns的延迟时间。
至此,你已完成和掌握了软件的仿真功能。
(四)管脚的重新分配与定位:
启动MaxplusII\FloorplanEditor菜单命令,(或按“
”快捷图标)出现图4.4-1所示的芯片管脚自动分配画面,点击“
”图标,所有管脚将会在“
”中显示。
读者可在芯片的空白处试着双击鼠标左键,你会发现这样的操作可在芯片和芯片内部之间进行切换,可观察到芯片内部的逻辑块等。
FoolrplanEditor展示的是该设计项目的管脚分配图。
这是由软件自动分配的。
用户可随意改变管脚分配,以方便与你的外设电路进行匹配。
管脚编辑过程如下:
1、按下窗口左边手动分配图标“
”,所有管脚将会出现在窗口中,如图4.4-2中箭头所指。
2、用鼠标按住某输入|输出端口,并拖到下面芯片的某一管脚上,松开鼠标左键,便可完成一个管脚的重新分配(读者可以试着在管脚之间相互拖曳,你会觉得非常方便)。
注意:
芯片上有一些特定的管脚不能被占用,进行管脚编辑时一定要注意。
另外,在芯片器件选择中,如果选的时Auto,则不允许对管脚进行再分配。
当你对管脚进行二次调整以后,一定要再编译一次,否则程序下载以后,其管脚功能还是当初的自动分配状态。
(五)、器件下载编程与硬件实现
一)实验电路板上的连线
用三位拨码开关代表译码器的输入端A、B、C,将之分别与EPM7128SLC84-15芯片的相应管脚相连;用LED灯来表示译码器的输出,将D0...D7对应的管脚分别与8只LED灯相连。
试验结果如下:
A
B
C
LED0
LED1
LED2
LED3
LED4
LED5
LED6
LED7
0
0
0
亮
灭
灭
灭
灭
灭
灭
灭
1
0
0
灭
亮
灭
灭
灭
灭
灭
灭
0
1
0
灭
灭
亮
灭
灭
灭
灭
灭
1
1
0
灭
灭
灭
亮
灭
灭
灭
灭
0
0
1
灭
灭
灭
灭
亮
灭
灭
灭
1
0
1
灭
灭
灭
灭
灭
亮
灭
灭
0
1
1
灭
灭
灭
灭
灭
灭
亮
灭
1
1
1
灭
灭
灭
灭
灭
灭
灭
亮
二)器件编程下载
1、启动MaxplusII\Programmer菜单,如果是第一次启用的话,将出现如图4.5-1所示的对话框,请你填写硬件类型,请选择“ByteBlaster(MV)”并按下OK确认即可。
2、启用JTAG\Multi-DeviceJTAGChainSetup...菜单项,按SelectProgrammingFile...按钮,选择要下载的*.pof文件。
然后按Add加到文件列表中,如图4.5-2所示(如果编译时选择的是FPGA芯片,此时要选择的下载文件为*.sof)如果不是当前要下载编程的文件的话,请使用Delete将其删除。
3、选择完下载文件后,单击OK确定,出现下图4.5-3所示的下载编程界面。
4、单击Pogram按钮,进行下载编程,如不能正确下载,请点击图4.5-2的DetectJTAGchaininfo按钮进行JTAG测试,查找原因,直至完成下载,最后按OK退出。
至此,你已经完成了可编程器件的从设计到下载实现的整个过程。
5、结合电路功能,观察设计实现的正确结果。
说明:
通过对本实验的学习,相信读者对MaxplusII软件已经有了一定的认识,同样对CPLD可编程器件的整个设计过程也有了一个完整的概念和思路。
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- 实验四 组合逻辑38译码器的设计 实验 组合 逻辑 38 译码器 设计
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