专科《数字逻辑》复习题库及答案汇总.docx
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专科数字逻辑复习题库及答案汇总专科数字逻辑复习题库及答案汇总1.2.3.4.5.6.7.9.10.11.12.13.14.选择题选择题专科数字逻辑复习题库及答案专科数字逻辑复习题库及答案和二进制数(1100110111.001)等值的十六进制数学是()。
A.337.2B.637.2C.1467.1D.C37.4是8421BCD码的是()A.1010和二进制码1100对应的格雷码是(和逻辑式A+ABC相等的式子是(B.0101C.1100)A.0011B.1100)A.ABCB.1+BC若干个具有三态输出的电路输出端接到一点工作时,必须保证(A.任何时候最多只能有一个电路处于三态,其余应处于工作态。
B.任何时候最多只能有一个电路处于工作态,其余应处于三态。
C.任何时候至少要有两个或三个以上电路处于工作态。
D.以上说法都不正确。
A+B+C+A+AB=(下列等式不成立的是(A.a+Ab=a+bc.ab+ac+bc=ab+bcAC.1D.A+B+CD.1111C.1010D.0101C.AD.A+BCA.AB.)B.(A+B)(A+C)=A+BCD.AB+Ab+AB+AB=1F(A,B,C)=2m(0,1,2,3,4,5_6)JUF=()A.ABCB.A+B+CC.N+B+CD.ABC欲对全班53个同学以二进制代码编码表示,最少需要二进制的位数是A.5B.6C.10D.53一块数据选择器有三个地址输入端,则它的数据输入端应有(A.3B.6C.8D.1或非门构成的基本RS触发器,输入端SR的约束条件是丄D.8+R=0在同步方式下,JK触发器的现态Qn=0,要使Qn+1=1,则应使(,K=X()。
翻转D端应接(A.115.16.17.A.SR=0B.SR=1C.S+R=1D.J=0一个T触发器,在T=1时,来一个时钟脉冲后,则触发器A.保持原态B.置0C.置_1D.在CP作用下,欲使D触发器具有cr=Qn的功能,其D.)D.16A.J=K=OB.J=0,K=1C.J=1,K=XB.0C.一片四位二进制译码器,A.1个B.8比较两个两位二进制数A.FA1B1Qn它的输出函数有(个C.102AA和B=BBo,B.C.F=ABj+AB1A0B0D.相同计数模的异步计数器和同步计数器相比,A.驱动方程简单C.工作速度快测得某逻辑门输入A.F=ABB.F=A+B当AB时输出F=A1A0_B1+B0_F=A1B1+A0+B0一般情况下()F=1,则F的表达式是(B.使用触发器的个数少D.以上说法都不对AB和输出F的波形如下图,贝yC.F=ABD.FF(A,B)的表达式是(=AB19.20.21.Moore和Mealy型时序电路的本质区别是()A.没有输入变量B.当时的输出只和当时电路的状态有关,和当时的输入无关C.没有输出变量D.当时的输出只和当时的输入有关,和当时的电路状态无关n级触发器构成的环形计数器,其有效循环的状态数为(A.n个B.2n个C.2n-1个D.2ROM电路由地址译码器和存储体构成,若译码器有十个地址输入线,A.10B.102C.210D.10)n个则最多可有(4)个字。
22.23.74LS160十进制计数器它含有的触发器的个数是(个C.4)构成B.一个计数器C.A.1个B.2组合型PLA是由(A.与门阵列和或门阵列)D.6一个或阵列D.一个寄存器24.TTL与非门的多余脚悬空等效于A.1B.0()。
C.VCCD.Vee25.26.27.28.设计一个8421码加1计数器,A.3个B.4个以下哪一条不是消除竟争冒险的措施(A.接入滤波电路B.利用触发器主从触发器的触发方式是()A.CP=1B.CP上升沿C.CP下列说法中,(至少需要(C.6个C.29.30.31.32.33.)触发器D.10加入选通脉冲下降沿D.)不是逻辑函数的表示方法。
A.真值表和逻辑表达式B.卡诺图和逻辑图C.波形图和状态图已知某触发器的特性所示=AQ2+BQn=AQ2+BQn=AQn+BQnA.B.C.Qn+Qn+Qn+D.修改逻辑设计分两次处理(触发器的输入用A、B表示)。
请选择与具有相同功能的逻辑表达式是(ABQn+1说明00Qn保持010置0101置111Qn翻转ROM现四位二进制码到四位循环码的转换,要求存储器的容量为(.16C.32D.64用A.8B()是数字信号。
B.开关状态下列信号中,A.交流电压余3码10001000对应2421码为(A.01010101B.10000101C.交通灯状态)C.10111011D.无线电载波D.11101011若逻辑函数F(A,B,C)=2m(123,lG(A,B,C)=2m(023,4,5,7),则F和G相与的结果为()A.m2+m3B.1C.ABD.0为实现D触发器转换为T触发器,图所示的虚线框内应是(CP35.36.37.38.39.40.A.或非门B.与非门完全确定原始状态表中的五个状态只含()个状态A.2B.3C.1下列触发器中,没法约束条件的是(A.时钟R-S触发器C.主从J-K触发器组合逻辑电路输出与输入的关系可用A.真值表B.状态表C.状态图D.逻辑表达式实现两个4位二进制数相乘的组合电路,其输入输出端个数应为(A.4入4出B.8入8出组合逻辑电路中的险象是由于(A.电路未达到最简C.电路中的时延设计一个五位二进制码的奇偶位发生器,需要(A.2B.3C.4C.异或门D.同或门D、E,若有等效对A和B,B和D,C和E,则最简状态表中D.4)B.基本R-S触发器D.边沿D触发器()描述C.状态图C.8入4出)引起的B.电路有多个输出D.逻辑门类型不同D.8入5出)个异或门D.541.下列触发器中,(A.基本R-S触发器C.J-K触发器42.)不可作为同步时序逻辑电路的存储元件。
B.D触发器D.T触发器)触发器D.10个43.44.45.46.48.构造一个模10同步计数器,需要(A.3个B.4个C.5个实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的(A.状态数目更多B.状态数目更少C.触发器更多D.触发器一定更少同步时序电路设计中,状态编码采用相邻编码法的目的是(A.减少电路中的触发器B.提高电路速度C.提高电路可靠性D.减少电路中的逻辑门脉冲异步时序逻辑电路的输入信号可以是()A.模拟信号B.电平信号C.脉冲信号D.时钟脉冲信号电平异步时序逻辑电路不允许两个或两个以上输入信号(A.同时为0B.同时为1C.同时改变D.同时出现脉冲异步时序逻辑电路中的存储元件可以采用(A.时钟控制RS触发器C.基本RS触发器八路数据选择器应有(A.2B.3B.D触发器D.JK触发器)个选择控制器C.6D.849.50.移位寄存器A.00半导体存储器(T1194工作在并行数据输入方式时,B.01C.10D.11)的内容在掉电后会丢失MaMb取值为()52.53.A.MROMB.RAMEPROM是指()A.随机读写存储器C.可擦可编程只读存储器用PLA进行逻辑设计时,A.异或表达式C.最简“与一或”表达式补码1.1000的真值为(A.+1.1000C.EPROMD.E2PROMB.只读存储器D.电可擦可编程只读存储器应将逻辑函数表达式变换成()B.与非表达式D.标准或一与”表达式54.下列哪个函数与逻辑函数A.F=AB+ABC.F=AB55.)B.-1.1000F=AOB不等()B.F=AB+ABD.F=AB1()是不能编程的C.-0.1000D.-0.000156.57.PROM、PLA、和PAL三种可编程器件中,A.PROM的或门阵列C.PLA的与门阵列和或门阵列下列中规模通用集成电路中,A.4位计数器T4193C.4位寄存器T1194数字系统中,采用(A.原码B.补码B.PAL的与门阵列D.PROM的与门阵列()属于组合逻辑电路B.4位并行加法器T693D.4位数据选择器T580)可以将减法运算转化为加法运算C.Gray码D.反码58.十进制数555的余3码为()A.101101101.010*C.100010001000.010*59.下列逻辑门中,()不属于通用逻辑门A.与非门B.或非门n个变量构成的最小项A.mj=MiC.mi+M参考答案如下:
(BQC(AC)DA(BDCC(BC:
、填空题1.2.60.C.或门mi和最大项B.3.4.5.6.7.8.9.D.与或非门Mi之间,满足关系()mij=Mjm厂Mi=1D.6-10CCCBC11-15ACDDD16-20CACBA21-25CCAAB26-30BDCCD31-3536-40(CD(ADBCC41-45i=11-5ABCDB(496补码只有(逻辑变量反映逻辑状态的变化,如果A,B中只要有一个为表示。
在非逻辑中,若A为0,则)的8421码为010*。
一)种零的表示形式。
逻辑变量仅能取值1,贝yF为I;仅当ABBD(CD46-50C(ABCDBDB51-55CCCAD56-60(BD(“0”或“1”A,B均为0时,F为1;反之,(若A为I,则F为0)三种。
基本的逻辑关系有(与、或、非逻辑表达式是由(逻辑变量和“或”、“与”、“非”3种运算符逻辑函数表达式有(“积之和”表达式与“和之积”表达式假如一个函数完全由最小项所组成,那么这种函数表达式称为)。
F才为0。
该逻辑关系可用式子(F=A+B)所构成的式子。
)两种基本形式。
标准“积之和”)表达式。
10.3个变量最多可以组成(8)个最小项。
11.n个变量的所有最大项的(“积”)恒等于0。
12.在同一逻辑问题中,下标相同的最小项和最大项之间存在(13.求一个函数表达式的标准形式有两种方法,(一种是代数转换法,另一种是真值表转换法14.最简逻辑电路的标准是:
(门数最少;门的输入端数最少;门的级数最少15.逻辑函数化简的三种方法,即(代数化简法、卡诺图化简法和列表化简法互补)关系。
16.17.18.19.20.21.22.23.24.25.26.27.28.29.30.31.32.33.34.35.(N)个变量的卡诺图是一种由2的n次方个方格构成的图形。
一个逻辑函数可由图形中若干方格构成的区域来表示,并且这些方格与包含在函数中的各个(最小项应。
一只四输入端或非门,使其输出为1的输入变量取值组合有
(1)种。
逻辑函数化简的目的是(简化电路的结构,使系统的成本下降。
常见的化简方法有(代数法、卡诺图法和列表法)三种。
F=A+BC的最小项为(m3,m4,m5,m6,m7)。
代数化简法是运用(逻辑代数的公理和基本定理)对逻辑函数表达式进行化简。
所谓逻辑上相邻的最小项是指这样两个乘积项,如果它们都包含(有n个变量,且这不同的),则称这两个乘积项是相邻的。
化简多输出函数的关键是(通过反复试探和比较充分利用各个输出函数间的公共项(代数化简法)和卡诺图化简法都可用来化简多输出函数。
对于两输入的或非门而言,只有当为(A、B同时为0时组合逻辑电路在任意时刻的稳定输出信号取决于(此时的输入)时输出为1。
)。
)相对n个变量中仅有一个变量是36.37.38.39.40.41.42.43.44.45.46.47.全加器是一种实现(计算一位二进制数和的电路)功能的逻辑电路。
半加器是指两个(同位二进制数)相加。
组合逻辑电路由(门)电路组成。
组合逻辑电路的设计过程与(分析)过程相反。
根据电路输出端是一个还是多个,通常将组合逻辑电路分为(单输出和多输出设计多输出组合逻辑电路,只有充分考虑(各函数共享),才能使电路达到最简。
组合逻辑电路中输出与输入之间的关系可以由(真值表、卡诺图、逻辑表达式等我们一般将竞争分为:
(临界竞争和非临界竞争函数有(与或式或与式)两种标准表达式。
使F(A,B,C)=A+B+C为1的输入组合有(7)个。
时序逻辑电路按其工作方式不同,又分为(同步时序逻辑电路同步时序电路的一个重要组成部分是存储元件,它通常采用(当R=1,S=1时,基本RS触发器的次态输出为(JK触发器的次态主要与(J,K,CPD触发器的次态主要与(D,CP仅具有清0和置1功能的触发器是(仅具有保持和翻转功能的触发器是延迟元件可以是(专用的延迟元件一般来说,时序逻辑电路中所需的触发器保持)因素有关。
)因素有关。
D触发器(T触发器)两类。
)来描述。
)两种。
)和(异步时序逻辑电路触发器)构成。
)。
),也可以利用(带反馈的组合电路本身的内部延迟性能n与电路状态数48.49.50.1.2.3.由于数字电路的各种功能是通过(逻辑运算和逻辑判断或者逻辑电路。
二进制数1101.1011转换为八进制为(十六进制数F6.A转换成八进制数为(常见的机器数有:
(原码、反码和补码判断题“0”的补码只有一种形式。
奇偶校验码不但能发现错误,二进制数0.0011的反码为15.5464正确而且能纠正错误。
错误0.1100。
错误4.5.6.7.8.N应满足如下关系式:
(2n=N)来实现的,所以数字电路又称为数字逻辑电路逻辑代数中,若A-B=A+B,丿y有A=B。
正确根据反演规则,逻辑函数F=A(B+CD)+AC用卡诺图可判断出_逻辑函数G(A,B,C,D)=BD+CD+ACD+ABD互为反函数。
正确若函数F和函数G的卡诺图相同,则函数F和函数G相等。
错误门电路带同类门数量的多少称为门的扇出数。
正确F=A+BC+D识识+C错误错误的反函数F(A,B,C,D)=BD+AD+CD+ACD与逻辑函数与逻辑函数9.10.11.12.13.14.15.16.17.18.19.20.21.22.23.24.25.26.27.28.三态门有三种输出状态(即输出高电平、输出低电平和高阻状态),分别代表三种不同的逻辑值。
错误触发器有两个稳定状态:
Q=1称为“1”状态,Q=0称为“0”状态。
错误同一逻辑电路用正逻辑描述出的逻辑功能和用负逻辑描述出的逻辑功能应该一致。
错误对时钟控制触发器而言,时钟脉冲确定触发器状态何时转换,输入信号确定触发器状态如何转换。
正确采用主从式结构,或者增加维持阻塞功能,都可解决触发器的“空翻”现象。
正确设计包含无关条件的组合逻辑电路时,利用无关最小项的随意性有利于输出函数化简。
正确对于多输出组合逻辑电路,仅将各单个输出函数化为最简表达式,不一定能使整体达到最简。
正确组合逻辑电路中的竞争是由逻辑设计错误引起的。
错误在组合逻辑电路中,由竞争产生的险象是一种瞬间的错误现象。
正确同步时序逻辑电路中的存储元件可以是任意类型的触发器。
错误等效状态和相容状态均具有传递性。
错误最大等效类是指含状态数目最多的等效类。
错误一个不完全确定原始状态表的各最大相容类之间可能存在相同状态。
正确同步时序逻辑电路设计中,状态编码采用相邻编码法是为了消除电路中的竞争。
错误同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。
错误如果一个时序逻辑电路中的存储元件受统一时钟信号控制,则属于同步时序逻辑电路。
正确电平异步时序逻辑电路不允许两个或两个以上的输入同时为1。
错误电平异步时序逻辑电路中各反馈回路之间的竞争是由于状态编码引起的。
错误并行加法器采用超前进位的目的是简化电路结构。
错误进行逻辑设计时,采用PLD器件比采用通用逻辑器件更加灵活方便。
正确采用串行加法器比采用并行加法器的运算速度快。
错误29.四、简答题四、简答题1.2.3.4.5.6.7.8.与普通代数相比逻辑代数有何特点?
什么是逻辑图?
试述由逻辑函数画出逻辑图的方法?
逻辑函数式、真值表和逻辑图三者之间有什么关系?
代数法化简主要有哪些步骤?
卡诺图在构造上有何特点?
已知函数的逻辑表达式怎样得到它的卡诺图?
组合逻辑在结构上有何特点?
在数字电路中为什么要采用二进制?
它有何特点?
机器数与真值有何区别?
9.10.在进行逻辑设计和分析时我们怎样看待无关项?
11.什么叫最小项和最大项?
为什么把逻辑函数的“最小项之和”表达式及“最大项之积”表达式称为逻辑函数表达式的标准形式?
12.用代数化简法化简逻辑函数与用卡诺图化简逻辑函数各有何优缺点?
13.用”或非”门实现逻辑函数的步骤主要有哪些?
14.为什么要进行组合逻辑电路的分析?
15.与组合电路相比,时序电路有何特点?
16.什么叫最大相容类?
17.简述触发器的基本性质。
18.为什么同步时序电路没有分为脉冲型同步时序电路和电平型同步时序电路?
19.异步时序逻辑电路与同步时序逻辑电路有哪些主要区别?
20.设X补=Xo.X1X2X3写出下列提问的条件:
若使X1/8,问X0,X1,X2,X3应满足什么条件?
若使1/8X1/2,问X0,X1,X2,X3应满足什么条件?
若使X-1/2,问X0,X1,X2,X3应满足什么条件?
五、计算题五、计算题1.2.将下列逻辑函数化简成最简与或表达式。
(1)F=(A+B)(A+B)(B+C)(B+C+D)
(2)F=B+BC+CA+AB+BC+CA用一片3入8出译码器和必要的逻辑门实现下列逻辑函数:
F,=AC+ABCF2=AB+ABCF3=AC+AB3.试用T4193四位二进制同步可逆计算器构造如下图所示的模001070011701000101701100111710001111J11101101J11001011J1010100114的加法计数器。
4.
(1)分析图中时序逻辑电路,要求:
指出该电路是同步还是异步时序逻辑电路?
属于作出状态表说明电路逻辑功能Mealy模型还是Moore模型?
Z5.6.输入变量中无反变量时,用与非门实现下列逻辑函数F(A,B,C,D)=Em(2,3,5,6)分析下图给定的组合逻辑电路,写出输出P1,P2,P3,P4的逻辑表达式,并写出输出F的逻辑表达式。
由与非门构中A、B、C、为表,1时表示说明议案D中谁权FABCAC2)0Z成的某议案表决电路如下图所示,其D表示四个人,同意时用1表示,Z议案通过。
(1)分析电路,列出真值通过情况共有几种;
(2)分析A、B、力最大。
8.已知基本RS触发器逻辑图如下,试填其功能表。
9.10.11.用卡诺图化简下面函数求出它的最简与或表达式。
F(A,B,C,D)=2(0,2,8,9,10,11,12,14)+25,7,13,15)F图中设初态QdQcQbQa=0000,试分析该电路。
D1PQAQBBCQDTTTL74J51CrLDABCD设计一个组合电路,用来判断输入的四位8421BCD码A,B,C,D当其值大于或等于5时,输出为1,反之输出为0。
用代数法证明等式用代数法证明等式ABAc=AB+AcR-S触发器。
12.13.试用T触发器和门电路构成时钟控制14.设计一个组合逻辑电路,该电路输入端接收两个两位无符号二进制数输出F为1,否则F为0。
试用合适的逻辑门构造出最简电路。
A(A=A1A0)禾廿B(B1Bo),当A=B时,数字逻辑复习题库参考答案数字逻辑复习题库参考答案四、简答题四、简答题1.逻辑代数与普通代数相似子处在于它们都是用字母表示变量,用代数式描述客观事物间的关系,但不同之处是逻辑代数是描述客观事物间的逻辑关系,逻辑函数表达式中的逻辑变量的取值和逻辑函数值都只有两个值,即0、1。
这两个值不具有数量大小的意义,仅表示客观事物的两种相反的状态。
2.用逻辑门电路实现的逻辑函数关系。
化简变换用门电路实现33可以互相转换4用代数转换法求一个函数“最小项之和”的形式,一般分为两步。
第一步:
将函数表达式变换成一般“与一或”表达式。
第二步:
反复使用X=X0时,必须Xo=0,此时由于X=(1/2)x1+(1/4)x2+(1/8)x2,故:
1.要X1/8时,X0,X1,X2,X3应满足:
x0=0,且Xix2=1,即X1,X2至少有一个为1;2.要1/8X1/2,X0,X1,X2,X3应满足:
X0X1=0,且X2-X3=1;3.要X0时,必须X0=1,注意到负数补码的数值位是原码取反加1,故可得:
要使XCQOCP14.解:
思路:
先用真值表描述电路输出和输入之间的逻辑关系,然后写出输出函数表达式,经化简后选择合适的逻辑门并画出逻辑电路图。
(1)列出真值表并写出输出函数表达式:
A1ABBeF000010001000100001100100001011011000111010000100101010110110110001101011100由真值表可写出输出函数的标准与或表达式为:
F(A,A0,B1,Bo)=2m(0,5,10,15)
(2)对函数化成最简或与式,则:
F=(AB1lA+B?
iA0+BoIAo+BO)(3)根据所得到的最简式做电路图:
AB1BoA1B1AoAoBo
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