常用时序分析SDC.docx

常用时序分析SDC.docx

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常用时序分析SDC

常用时序分析SDC 命令参考 

（一）

1.       Definedesignenvironment

1.1.    Set_operating_conditions

1.2.    Set_wire_load_model

1.3.    Set_driving_cell

1.4.    Set_load

1.5.    Set_fanout_load

1.6.    Set_min_library

2.       Setdesignconstraints

2.1.    Designruleconstraints

2.1.1.  Set_max_transition

2.1.2.  Set_max_fanout

2.1.3.  Set_max_capacitance

2.2.    Designoptimizationconstraints

2.2.1.  Create_clock

2.2.2. create_generated_clock

2.2.3.  Set_clock_latency

2.2.4.  Set_propagated_clock

2.2.5.  Set_clock_uncertainty

2.2.6.  Set_input_delay

2.2.7.  Set_output_delay

2.2.8.  Set_max_area

3.       Othercommands

3.1.    set_clock_groups

3.2.    set_false_path

3.3.    set_case_analysis

3.4.    set_max_delay

1.       Donotexistintimingfixsdcfile:

1.1.    Set_max_area

1.2.    set_operation_conditions

1.3.    set_wire_load_model

1.4.    set_ideal_*

2.       Mustbeplacedintimingfixsdcfile:

2.1.    Set_clock_uncertainty,

2.2.    set_max_transition

2.3.    set_propagated_clock

create_clock

在当前设计中创建一个时钟

语法：

statuscreate_clock

[-nameclock_name]

[-add]

[source_ojbects]

[-periodperiod_value]

[-waveformedge_list]

数据类型：

clock_name      字符

source_objects  列表

period_value      浮点

edge_list      列表

参数：

-name  clock_name

指定时钟名称。

如果你不使用该选项，时钟名称将会与第一个时钟源在source_objects指定的一样。

如果你没有使用souce_objects，你就必须使用本选项，它会创建一个与端口或接脚无关的虚拟时钟。

本选项与source_objects一起使用可以为时钟增加一个描述性的名称。

如果你使用-add选项，你必须使用-name选项，并且要为有相同源的时钟分配不同的名称。

（注解：

-name如果省略，就必须要指定创建时钟的节点。

这也是默认的做法。

不指定时钟创建节点的意思就是指创建一个虚拟时钟。

如果既指定了时钟节点，有写了-name选项，这个-name可以认为是一个alias。

）

（疑难点：

虚拟时钟，-add选项）

-add

指明是否将该时钟加到已存在的时钟中或将其覆盖。

使用本选项抓取有相同源不同波形，进行同时分析的复合时钟。

你使用该选项时，必须使用-name选项。

定义在相同源接脚或端口的复合时钟相比一个单一时钟，会导致更长的运行时间和更高的内存占用。

因为时序综合引擎必须搜索所有开始（launch）和截取（capture）组合的可能性。

使用set_false_path命令限制不期望的组合。

该选项在默认为关闭，除非复合时钟分析的相关变量timing_enable_multiple_clocks_pre_reg被设为true。

（疑难点：

timing_enable_multiple_clocks_per_reg，-add）

（注意，这是create_clock命令，它也是有-add选项的。

）

（举一个简单的例子，对于一个输入时钟端口，你创建了两个时钟。

第二个时钟创建的时候使用了-add选项。

则，看timing路径的时候，就会发现clk1和clk2互相检查的情况。

这种情况是不真实的。

需要使用falsepath把它们进行设置。

这属于两时钟物理互斥的范畴。

）

source_objects

指定应用于时钟的接脚或端口的列表。

如果你没有使用本选项，你必须使用-nameclock_name ，它会创建一个与接脚或端口无关的虚拟时钟。

如果你指定的时钟已经在接脚上了，旧的时钟会被取代，除非你增加-add选项。

-periodperiod_value

以库时间单位指定时钟波形的周期。

-waveformedge_list

以库时间单位指定整个时间周期中时钟的上升或下降沿时间。

列表中第一个时间是上升转换，通常第一个上升转换在时间零点之后。

这里增加次数必须是偶数，并且它们假定为交替的上升和下降时间。

数值上，为一个完整时钟周期。

如果-waveformedge_list没有设定，但有-periodperiod_value，默认情况，波形假定为一个0.0上升沿和一个period_value/2下降沿。

（疑难点：

通过-waveform把波形给画出来。

但是，-period是必须要写的。

也就是说，你可以只使用-period指定一个时钟周期。

默认是50%占空比，且先1后0。

如果想创建占空比不是50%的时钟，就要通过-waveform来描述了，第一个上升的位置在什么时刻，下降的位置在什么时刻。

）

（和create_generate_clock中的-edge选项很容易混淆！

）

描述：

create_clock命令在当前设计中创建一个时钟。

该命令在当前设计中定义指定的source_objects作为时钟源。

一个接脚或端口可以成为一个单时钟源。

如果source_objects没有指定，但clock_name给定，一个虚拟时钟会被创建。

一个虚拟时钟可以被创建，代表一个片外时钟用于描述输入或输出延迟。

更多关于输入和输出延迟的信息，可以阅读set_input_delay和set_oupt_delay参考。

时钟影响到时钟网络的属性，比如dont_touch_network,fix_hold和propagated_clock。

使用create_clock在已存在的时钟上会覆盖时钟上已有的属性。

create_clock也同时定义时钟波形。

时钟允许每个周期多脉冲形式。

建立和保持路径延迟是从时钟波形路径的起点到终点自动衍生的。

fix_hold属性（用set_fix_hold设定）指导compile修复时钟保持 （hold） 错误。

默认状态，时钟对应一组路径。

该组与时钟相关的终点用于估算函数的计算。

要将时钟从分配的组中删除，使用group_path命令分配时钟到另一个组或默认路径组。

更多的信息可参考group_path命令帮助。

新的时钟有理想时序，不能通过时钟网络传播延迟。

使用set_propagated_clock命令让时钟能够进行延迟传播。

要添加偏差（skew）和不确定因素（uncertainty）到理想波形中，使用set_clock_latency或set_clock_uncertainty 命令。

显示当前设计中所有时钟源信息，使用report_clock命令。

得到时钟源列表，使用get_clocks命令。

返回所有与特定时钟相关的序列单元，使用all_registers命令。

取消create_clock，使用remove_clock命令。

多条件多模式支持：

该命令仅使用当前方案中的信息。

范例：

【不规则占空比】

在端口PHI1创建时钟周期为10，上升在5.0，下降在9.5.

create_clock“PHI1”–period10–waveform{5.09.5}

【特殊】

在端口PHI2创建时钟周期为10，下降在5，上升在10

create_clock“PHI2”–period10–waveform{1015}

【周期内多脉冲】 　

在接脚u12/Z创建时钟CLK，周期25，下降在0.0，上升在5.0，下降在10.0，上升在15.0.

create_clock“u13/Z”–name“CLK”–period25–waveform{5101525}

【典型，但是是一个虚拟时钟】

创建一个虚拟时钟PHI2，周期10，上升在0.0，下降在5.0

create_clock–name“PHI2”–period10–waveform{0.05.0}

【更为复杂】　

创建多源复合波形时钟

create_clock–name“clk2”–period10–waveform{0.02.04.06.0}\

{clkgen1/Zclkgen2/Zclkgen3/Z}

（注解：

相当于在三个端子上都创建了同一个形态的时钟。

这个时钟具有周期10，在0时刻上升，在2时刻下降，在4时刻上升，在6时刻下降。

在10时刻上升....也就是说，10时刻的动作，等同于0时刻。

后面的话就是周期的复制了。

）

更多：

all_clocks,all_registers,check_timing,compile,current_design,get_clocks,group_path,remove_clock,reset_design,set_clock_latency,set_clock_uncertainty,set_dont_touch_network,set_fix_hold,set_max_delay,set_output_delay,set_propagated_clock

create_generated_clock

创建一个生成时钟

语法：

stringcreate_generated_clock

[-nameclock_name]

[-add]

source_objects

-sourcemaster_pin

[-divide_bydivide_factor|multiply_bymultiply_factor]

[-duty_cyclepercent]

[-invert]

[-preinvert]

[-edgesedge_list]

[-dege_shiftdege_shift_list]

[-combinational]

数据类型：

clock_name   字符

source_objects 列表

master_pin   列表

clock      字符

divide_factor  整数

multiply_factor  整数

percent     浮点

edge_list      列表

edge_shift_list   列表

参数：

-nameclock_name

指定生成时钟的名称。

如果你不使用本选项，时钟接受与第一个时钟的-source设定的名称相同的名称。

如果你使用-add选项，你必须使用-name选项，并且不能与源时钟有相同的名称。

-add

指定是否增加这个时钟到已经存在的时钟中或将其覆盖。

使用本选项去截取相同源的复合时钟。

理想状态，一个生成时钟必须设定为每个时钟扇出的源接脚。

如果你使用该选项，必须同时使用-name 选项。

定义相同源接脚或端口的复合时钟，会增加运行时间和需要更多的内存，因为时序综合引擎搜索启动与截取组合的所有可能。

使用set_false_path取消不希望有的组合。

默认状态，忽略该选项，除非将timing_enable_multiple_clock_per_reg变量设为true 打开复合时钟分析.

source_objects

指定一组端口或接脚定义为要产生的生成时钟源。

-sourcemaster_pin

指定主时钟接脚，可以是一个主时钟源接脚或被主时钟驱动的一个接脚，并且是驱动生成时钟定义的接脚。

主接脚的时钟波形用于驱动生成时钟波形。

-master_clockclock

如果多个时钟扇入这个主接脚，指定主时钟用于这个生成时钟。

-divider_bydivide_factor

指定频率被除数。

如果divide_factor为2，生成时钟周期是主时钟周期的两倍。

-multiply_bymultiply_factor

指定频率倍数。

如果multiply_factor为3，则生成时钟周期为原先的三分之一。

-duty_cyclepercent

指定倍频使用时的占空比。

允许0-100之间的数值。

占空比是高电平脉冲宽度。

-invert

反转生成时钟信号，不管主接脚上，源时钟反应或判断（sense）是单因素决定（unate）还是非单因素决定（non-unate） （遇到倍频时）。

-preinvert

创建一个生成时钟基于反转的时钟信号，仅当主接脚源时钟有非单因素决定反应，或生成时钟不被反转，仅当该选项没有被指明时。

-invert与-preinvert不同之处在于，-invert先创建生成时钟后反转信号，而preinvert是先反转信号，再创建生成时钟。

-edgesedge_list

指定正整数列表，代表形成生成时钟沿的源时钟沿。

沿解释为交替变化的上升和下降沿，并且每个沿不小于它之前的沿。

沿的数值必须是不小于3的奇数，用来创建一个完整的生成时钟的波形。

第一个沿必须大于或等于1。

比如，1代表第一个源边沿，2代表第二个源边沿，依次类推。

-edge_shiftedge_shitf_list

指定浮点数列表代表偏移量，指定的沿经过变化产生最终的生成时钟波形，单位与库时钟单位相同。

指定的沿偏移量必须等于沿指定的数值。

数值可以为正或负。

正数表示延后，负的表示提前。

比如，1代表相应的沿被延后了1个时间单位。

-combinational

指定源滞后路径，作用于某个类型的生成时钟，其包含主时钟传播组合路径上的逻辑。

源滞后路径不会通过序列单元的时钟接脚，透明锁存器数据接脚，或其他生成时钟的源接脚。

描述：

create_generated_clock命令在当前设计中创建一个生成时钟。

该命令定义一个对象列表作为当前设计生成时钟源。

你可以指定接脚或端口作为生成时钟对象。

命令同时指定被生成时钟源。

使用该命令的优势在于，无论何时主时钟发生改变，生成时钟也同时发生改变。

生成时钟可以进行变频处理，降低频率时使用-divide_by选项，增加频率时使用-multiply_by选项，沿派生使用-edge选项。

另外，频率在除或乘时也可以用-invert选项进行反转。

沿派生时钟的沿偏移使用-edge_shift选项。

-edge_shift使用在对沿的故意偏移，而非时钟滞后。

如果生成时钟使用divide_factor 是2的幂，主时钟上升沿被用来决定生成时钟的沿。

如果divider_factor不是2的幂，则是从对主时钟沿尺寸改变得来。

对已有的generated_clock使用create_generated_clock，会覆盖已有的generated_clock属性。

generated_clock在时序分析时被扩展为真实的时钟。

以下命令能够引用generated_clock:

set_clock_latency

set_clock_uncertainty

set_propagated_clock

set_clock_transition

显示有关生成时钟的信息使用report_clock命令。

多条件多模式支持：

该命令仅使用当前方案中的信息。

范例：

创建频率-divide_by2的生成时钟

create_generated_clock–divide_by2–sourceCLK[get_pinsfoo]

创建频率-divide_by3的生成时钟。

主时钟周期为30， 主波形为{2436}，则生成时钟周期为90，波形为{72108}

create_gneraged_clock–divide_by3–sourceCLK[get_pinsdiv3/Q]

创建频率-multiply_by2的生成时钟，占空比为60%。

create_generated_clock–multiply_by2–duty_cycle60–sourceCLK[get_pinsfoo1]

创建频率-multiply_by3的生成时钟，占空比不变。

如果主时钟周期为30，主波形为{2436} ，生成周期为10，波形为{812}

create_gnerated_clock–multiply_by3–sourceCLK[get_pinsdiv3/Q]

创建生成时钟沿为主时钟的1,3,5沿。

如果主时钟周期为30，波形{2436}，生成时钟周期为60，波形为{2454}

create_generated_clock–edges{135}–sourceCLK[get_pintsfoo2]

与上个例子相似，但沿偏移1个单位。

如果主周期为30，主波形为{2436}，生成时钟周期为60，波形为{2555}

create_generated_clock–edges{135}–edge_shift{111}–sourceCLK[get_pinsfoo2]

创建一个反转时钟

create_generated_clock–divider_by2–invert

更多

check_timing,create_clock,get_generated_clocks,remove_generated_clock,report_clock,set_clock_latency,set_clock_unertainty,set_propagated_clock,timing_enable_multiple_clocks_per_reg

set_clock_groups

指定设计中，时钟组互相排斥或彼此异步。

因此，这些时钟之间的路径不会在时序分析时被考虑。

语法：

Booleanset_clock_groups

-physically_exclusive

|-logically_exclusive

|-asynchronous

[-allow_paths]

[-namename]

-groupclock_list

参数：

-physicall_exclusive

指定时钟组在物理上彼此排斥。

物理排斥时钟不能同时存在在实际物理设计中。

比如多个时钟定义在同一个源接脚。

-physical_exclusive,-logically_exclusive和-asynchronous选项是相互排斥的，你只能选择其中一个。

-logicall_exclusive

两个时钟排斥类型，一个是物理排斥，另一个是逻辑排斥。

逻辑排斥的例子比如MUX多路选择。

但如果存在物理路径，就不推荐对多路选择时钟进行排斥设定。

-physically_exclusive,-logically_exclusive和-asynchronous 选项是互相排斥的，你只能选择其中一个。

-asynchronous

指定时钟组是彼此异步的。

两个时钟是异步的如果它们彼此之间没有相位关系。

信号完整性分析使用一个无限到达窗口给干扰源，除非所有到达窗口的受噪声干扰的连线和干扰源的连线由同步时钟控制。

-physically_exclusive,-logically_exclusive和-asynchronous 选项是互相排斥的，你只能选择其中一个。

-allow_paths

允许在指定的时钟组之间进行时序分析。

如果这一选项没有被使用，在时钟之间的时序分析会被禁止。

该选项仅可以用于异步时钟组。

-namename

指定被创建时钟组的名称。

每个命令只能指定一个唯一的名称，这些名称指明指定时钟组的排斥或异步关系，并且这个名称之后也便于对时钟组定义的删除。

默认情况下，命令创建一个唯一的名称。

-groupclock_list

指定一个时钟列表。

你可以多次使用-group选项在一条执行命令中。

每个-group循环设定一组时钟，与其他所有时钟组是排斥或异步关系。

如果仅有一个组被指定，这意味着该组与其他所有时钟是排斥或异步的。

包含其他时钟的另一个组也同时会产生。

无论何时一个新的时钟被创建，它会自动地加入到这个组。

给clock_list替换上你希望的列表。

描述：

指定设计中的时钟组彼此排斥或异步。

这些时钟之间的时序路径在时序分析时不会被考虑，除非使用-allow_paths选项。

一条set_clock_groups执行命令不能对同一时钟定义多次，但可以多次使用该命令把它加入到多个分组中。

两个不同类型的互斥时钟在简单时序分析时不会视为不同。

然而，信号完整性分析会在时序窗口视逻辑排斥时钟为异步 。

物理排斥时钟不会被时序窗口分析所考虑。

这些排斥或异步时钟之间的路径不会在时序分析时被搜索，除非使用-allow_path设定。

这类似于在时间之间设定禁止路径（falsepath）。

因此你无需人为的再次设定禁止路径。

如果一个在两个排斥或异步时钟之间禁止路径已经设定，那么set_clock_groups产生的禁止路径会将其覆盖。

其他不会受影响。

当时钟彼此异步，在时序窗口重叠分析时，串扰分析忽略之间的时序关系。

这一情形也可称为无限窗口重叠。

对于同步时钟没有无限窗口重叠，结果会变得乐观。

所以当时钟不彼此同步时，使用set_clock_groups–asynchronous是十分重要的。

当一些排斥或异步时钟组被定义时，一个生成时钟和它的主时钟默认不在同一分组中。

如果有必要，你必须明确地将他们让在一起。

如果多个时钟组关系为相同成对时钟而定义，物理排斥有最高优先级，其次是异步和逻辑排斥。

取消set_clock_groups设定，使用remove_clock_groups命令。

报告设计中的时钟分组，使用report_clock命令加-groups选项。

多条件多模式支持：

该命令从当前方案中读取信息

范例：

定义两个异步时钟域

set_clock_groups–asynchronous–nameg1–groupCLK1–groupCLK2

定义一个名为CLK1的时钟作为与其他时钟异步的时钟

set_clock_groups–asynchronous–groupCLK1

显示同时分析多个时钟每个寄存器而无需手工设定禁止路径。

假设有两对相互排斥的时钟被复用：

CLK1和CLK2， CLK3和CLK4

每对时钟