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组合逻辑电路
第三章组合逻辑电路
内容提要
本章在简单说明组合逻辑电路的特点、功能表示方法和分类之后,重点讲解组合逻辑电路的基本分析和设计方法及若干典型电路,最后粗略介绍组合逻辑电路中的竞争冒险问题。
概述
3.1组合电路的基本分析方法和设计方法
3.2加法器和数值比较器
3.3编码器和译码器
3.4数据选择器和分配器
3.5用中规模集成电路实现组合逻辑函数
3.7组合电路中的竞争冒险
概述
一、组合逻辑电路的特点
(一)逻辑功能特点
任何时刻电路的稳定输出,仅仅只决定于该时刻各个输入变量的取值,人们把这样的逻辑电路叫做组合逻辑电路,简称为组合电路。
(二)电路结构特点
组合电路是由常用门电路组合而成的,其中既无从输出到输入的反馈连接,也不包含可以存储信号的记忆元件。
二、组合电路逻辑功能表示方法
表示逻辑函数的几种方法:
真值表、卡诺图、逻辑表达式、时间图。
三、组合电路分类
(一)按照逻辑功能特点不同划分:
加法器、比较器、编码器、数据选择器和分配器
(二)按照使用基本开关元件不同分成:
CMOS、TTL等类型;
按照集成度不同可分成:
SSI、MSI、LSI、VLSI等。
3.1组合电路的基本分析方法和设计方法
3.1.1组合电路的基本分析方法
由给定组合电路的逻辑图出发,分析其逻辑功能所要遵循的基本步骤,称为组合逻辑电路的分析方法。
一、分析方法
(一)根据给定的逻辑图写出输出函数的逻辑表达式;
(二)进行化简,求出输出函数的最简与或表达式;
(三)列出输出函数的真值表;
所谓真值表,是在表的左半部分列出函数中所有自变量的各种组合,右半部分列出对应于每一种自变量组合的输出函数的状态。
(四)说明给定电路的基本功能。
二、分析举例
例3.1分析图3.1所示电路的逻辑功能。
图3.1例3.1的逻辑电路图表3.1真值表
解
(1)写出该电路输出函数的逻辑表达式。
(2)列出函数的真值表,如表3.1所示。
(3)可见该电路是判断三个变量是否一致的电路。
例3.2分析图3.2所示电路的逻辑功能。
图3.23-8译码器逻辑电路图
解该电路有八个输出端Y0~Y7,当E1=1、E2=E3=0不成立时,与门输出低电平0,封锁了输出端八个与非门,电路不能工作;当E1=1、E2=E3=0成立时,上述封锁作用消失,输出端的状态随输入信号A2、A1、A0的变化而变化,电路工作。
E1、E2、E3三个输入端可以使电路工作或者不工作,故称它们为使能端。
当A2A1A0=101时,A1的低电平使Y2、Y3、Y6、Y7输出高电平,A0的高电平进一步使Y0、Y4输出高电平,A2的高电平进一步使Y1输出高电平。
这样,只有Y5输出低电平。
因而得到Y5的逻辑表达式为
用同样的方法,可以写出所有输出端的逻辑表达式如下:
根据上述表达式可列出如表3.2所示的真值表。
依据上述分析,可以看出,对应于A2、A1、A0八种组合中的每一种组合,八个输出端中只有对应的一个端子输出0,其它输出端都输出1。
这就是这个电路能完成的逻辑功能。
这个电路是我们将要讲到的译码器中的集成译码器74LS138的内部电路。
3.1.2组合电路的基本设计方法
一、设计方法
组合逻辑电路的设计,一般分下述几个步骤:
(一)进行逻辑抽象
1.分析实际要求,确定输入、输出信号及它们之间的因果关系;
2.设定变量;状态赋值,即用0和1表示信号的有关状态
表3。
2
3.真值表。
(二)进行化简
1.用卡诺图法化简;
2.用公式法化简。
(三)画逻辑图
1.变换最简与或表达式,求出所需要的最简式;
2.根据最简式画出逻辑图。
二、设计举例
例3。
3交叉路口的交通管制灯有三个,分红、黄、绿三色。
正常工作时,应该只有一盏灯亮,其它情况均属电路故障。
试设计故障报警电路。
解设灯亮用1表示,灯灭用0表示;
报警状态用1表示,正常工作用0表示。
红、黄、绿三灯分别用R、Y、G表示,
电路输出用Z表示。
列出真值表如
表3。
3所示。
作出卡诺图
图3.3报警电路卡诺图
可得到电路的逻辑表达式为
若限定电路用与非门作成,则逻辑函数
式可改写成
据此表达式作出的电路如图3.4所示。
图3.4电路逻辑图
3.2加法器和数值比较器
3.2.1加法器
进行二进制加法时,除本位的两个加数An、Bn相加外,还要加上低位的进位Cn-1。
这
种加上低位进位的加法叫全加,能实现这种功能的电路叫全加器。
全加器的输出有本位Sn和向高位的进位Cn。
全加器的真值表如表3.6所示。
表3.6全加器真值表
输入输出
对上面两式可作如下转换:
根据真值表,可写出全加器输出Sn和Cn的表达式如下
用异或门等门电路组成的全加器及其逻辑符号如
图3.18所示。
图3.18全加器逻辑电路
(a)电路;(b)逻辑符号
3.2.2数值比较器
数值比较器是对两个位数相同的二进制数进行比较以判定其大小的逻辑电路。
图3.16为集成比较器74LS85的逻辑符号,表3.5是其功能表。
图3.1674LS85逻辑符号
表3.574LS85功能表
图3.17是用74LS85组成的八位二进制数比较器的连接图。
图中,低位片的Ai>Bi和Ai 这样接,低位的比较结果就只决定于低四位进行比较的数据。 图3.1774LS85组成的八位二进制数比较器 3.3编码器和译码器 3.3.1编码器 所谓编码,就是用二进制码来表示给定的数字、字符或信息。 一位二进制码有0、1两种状态,n位二进制码有2n种不同的组合。 用不同的组合来表示不同的信息,就是二进制编码。 我们以8421BCD码编码器为例,说明一般编码器的功能。 在这种编码器的输入端输入一个一位十进制数,通过内部编码,输出四位8421BCD二进制代码,每组代码与相应的十进制数对应 下面介绍集成8421BCD码编码器C304。 图3.5是其内部电路,图中1~9为对应于数字1~9的按键输入端。 某一键按下,该输入端就向电路输入高电平。 A、B、C、D是编码输出端,D是最高位。 当按下数字3的键 时,DCBA=0011,这可以通过分析电路得到。 图3.6是这种集成电路的一个实用电路。 在C304中,数字0是隐含输入的。 当输入端1~9均为0时,电路输出即是0的编码。 在图3.6所示的实用电路中,数字1~9的输入键接入C304的相应输入端,0号键接空端(开路脚)NC。 由于按0号键和不按任何键,BCD码输出都是0000,为了区别这种情况,电路中用了三个或门,形成群信号Gs。 当按动0~9这10个键中的任一键时,Gs=1;不按键时,Gs=0。 这样,接收电路就可依此判定输出端的四个0是表示输入了数字0还是没有按键。 有些计算机键盘的数字输入逻辑电路就用的是C304。 图3.5C304内部电路图3.6C304实用电路 3.3.2译码器 译码是编码的逆过程。 译码器将输入的二进制代码转换成与代码对应的信号。 若译码器输入的是n位二进制代码,则其输出端子数N≤2n。 N=2n称为完全译码,N<2n称为部分译码。 一、二进制译码器 3-8译码器 在3.1.1中提到的74LS138,就是用三位二进制码输入,具有八个输出端子的完全译码器。 它的三个输入端的每一种二进制码组合,代表某系统的八种状态之一。 当八种状态的某一种状态存在而向74LS138三个输入端输入对应于该状态的二进制码时,八个输出端中对应于这个状态的输出端输出低电平,其它输出端输出高电平。 它的真值表如图3。 7所示 图3.73-8线译码器的真值表 输入 输出 S1 S2+S3 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 1 1 1 1 1 1 0 1 1 1 1 0 1 0 0 1 1 1 0 1 1 1 1 1 0 1 0 1 1 1 0 1 1 1 1 1 1 0 1 1 0 1 0 1 1 1 1 1 1 1 0 1 1 1 0 1 1 1 1 1 1 1 0 X X X X 1 1 1 1 1 1 1 1 X 1 X X X 1 1 1 1 1 1 1 1 二、二--十进制译码器 8421BCD码译码器 这种译码器的输入端子有四个,分别输入 四位8421BCD二进制代码的各位,输出端 子有10个。 每当输入一组8421BCD码时, 输出端的10个端子中对应于该二进制数所表 示的十进制数的端子就输出高/低电平,而其 它端子保持原来的低/高电平。 74LS42是8421BCD码译码器,其逻辑符号 如图10.8所示。 三、显示译码器 如果BCD译码器的输出能驱动显示器件发光,将译码器中的十进制数显示出来,这种译码器就是显示译码器。 显示译码器有好多种,下面以控制发光二极管显示的译码电路为例,讨论显示译码器的工作过程。 图3.9所示为由发光二极管组成的七段显示器字型图及其接法。 a~g七段是七个发光二极管,有共阴极和共阳极两种接法。 共阴极接法时,哪个管子的阳极接收到高电平,哪个管子发光;共阳极接法时,哪个管子阴极接收到低电平,哪个管子发光。 例如,对共阴极接法,当a~g=1011011时,显示数字“5”。 图3.9发光二极管组成的七段显示器及其接法 (a)外形;(b)共阳极接法;(c)共阴极接法 74LS48是控制七段显示器显示 的集成译码电路之一,其引线 排列图如图3.10所示。 A、 B、C、D为BCD码输入端, A为最高位,Ya~Yg为输出端, 分别驱动七段显示器的a~g输 入端,高电平触发显示,可驱 动共阴极发光二极管组成的七段 显示器显示。 其它端为使能端。 74LS48的功能表如表10.4所示。 分析功能表与七段显示器的关系可知,图3.1074LS48引线排列图 只有输入的二进制码是8421BCD码时,才能显示0~9的十进制数字。 当输入的四位码不在8421BCD码内,显示的字型就不是十进制数。 表3.474LS48功能表 74LS48的使能端的功能如下: (1)消隐输入BI‘/RBO’。 当BI‘=0时,不论其它各使能端和输入端处于何种状态,Ya~Yg均输出低电平,显示器的七个字段全熄灭。 这个端子是个双功能端子,既可作输入端子,也可作输出端子。 作输入端子用时,它是消隐输入BI’;作输出端子用时,它是灭零输出RBO‘。 (2)灭零输出BI‘/RBO‘。 RBO’为灭零输出。 当RBI‘=0,输入ABCD=0000时,RBO’=0,利用该灭零输出信号可将多位显示中的无用零熄灭。 3.4数据选择器和分配器 3.4.1数据选择器 根据地址码从多路数据中选择一 路输出的器件,叫数据选择器。 利用 数据选择器,可将并行输入的数据转换 成串行数据输出。 图3.11所示为集成 八选一数据选择器74LS251的逻辑符号。 图3.1174LS251逻辑符号 3.4.2数据分配器 数据分配器有一个输入端,多个输出端。 由地址码对输出端进行选通,将一路输入数据分配到多路接收设备中的某一路。 图3.14所示为8路数据分配器逻辑符号。 当地址码A2A1A0=011时,Y3=D,余类推。 分配器也能多级连接,实现多路多级分配。 图3.15中五个四选一分配器构成16路分配器。 五个分配器用同样的地址码A1、A0,请读者分析电路工作过程。 图3.15分配器的输出扩展 3.5用中规模集成电路实现组合逻辑函数 3.5.1用数据选择器实现组合逻辑函数 一、基本步骤 1.确定应该选用的数据选择器 2.写逻辑表达式 3.求选择器输入变量的表达式 4.画连线图 二、应用举例 例3.4利用四选一数据选择器实现逻辑功能 解四选一数据选择器的逻辑符号如图3.13所示。 A1、A0为地址码,D0~D3为数据输入端,Y为输出。 若将逻辑变量A、B作为地址码A1、A0,那么输出函数就为 要实现本题所要求的逻辑功能,须使 这样,只要图3.13四选一数据选择器逻辑符号 D0=0,D1=C,D2=C,D3=1即可 3.5.2用二进制译码器实现组合逻辑函数 一、基本原理 二进制译码器把输入变量的所有状态都翻译出来送到输出端,它的每一个输出信号都对应一种输入代码状态,也就是输入变量的一个最小项。 因此,二进制译码器的输出端提供了输入变量的全部最小项。 而人很组合逻辑函数读可以表示成为最小项之和的标准形式,故利用二进制译码器和与非门可实现任何组合逻辑函数。 二、基本步骤 1.选择集成二进制译码器 2.写出函数的标准与非---与非表达式 3.确认译码器和与非门输入信号的表达式 4.画连线图 3.7组合电路中的竞争冒险 3.7.1竞争冒险的概念及其产生原因 (一)概念及其产生原因 在组合逻辑电路中,若某个变量通过两条以上途径到达输出端,由于各条途径的传输延迟时间不同,故同一个变量沿不同途径到达输出端的时间就有先有后,这一现象称为竞争。 经多途径向输出端传递的变量称为有竞争能力的变量。 组合逻辑电路中某一具有竞争能力的变量变化时,如果输出端的状态在短暂时间里偏离应有状态进入另一状态,后又退回应有状态,这种现象叫做冒险。 如图3.19(a)当A处于稳态时,不论A取何值,F恒为1。 图3.19具有竞争能力的电路实例 (三)冒险现象的判断 上面举出的两个具有冒险现象的电路虽然只是两个实例,但具有普遍意义。 一般地说,只要两个互补的变量送入同一门电路,就有可能出现冒险现象。 判断电路是否发生冒险的办法较多,常用的方法有代数法和卡诺图法。 1.代数法 依据电路,写出逻辑函数式。 先找出具有竞争能力的变量,然后使其它变量取各种可能的组合值,判断是否有A+和A状态发生而产生冒险现象。 例3.5判断逻辑函数F=AB+B‘C+AC‘的电路是否会发生冒险现象。 解由于B和C在函数式中以互补状态出现,因此具有竞争能力。 先判断变量B是否会产生冒险。 令A、C两变量取各种可能值的组合,算出对应的F。 容易得到,在AC取00、01和11时,输出F的值是定值,AC=11时,F=B+B‘,所以有冒险现象。 用同样的办法可以得到,AB=10时,F=C+C‘,变量C也会产生冒险现象。 例3.6判断逻辑函数为F=(A+B)(B‘+C)(A‘+C)的电路是否会发生冒险现象。 解A、B两变量可能产生冒险现象。 代入变量B和C的各种组合值计算F, 当B=C=0时,F=AA‘,所以变量A能产生冒险。 当A=C=0时,F=BB‘,所以变量B能产生冒险。 2.卡诺图法 用卡诺图法判断冒险现象直观、方便。 当卡诺图中圈出的相邻方格组相切时,则有冒险现象发生。 但方格组的圈法与用卡诺图化简时有区别。 图10.20判断冒险卡诺图实例 3.7.2消除竞争冒险的方法 冒险现象能使电路产生误动作。 防止发生冒险现象的常用方法如下。 1.修改逻辑设计,增加多余项 2.增加选通电路 3.加接滤波电容 图10.21加选通电路消除
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