第3章教案.docx
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第3章教案
第三章系统总线
本章着重介绍系统总线的基本概念及其分类、结构和总线控制逻辑。
要求学生对系统总线在计算机硬件结构中的地位和作用有所了解。
主要内容:
1、基本概念
什么是总线?
面向CPU、MM的双总线、单总线结构
特点:
2、总线分类(传送方式、范围、连接方式):
片内、系统、通信
3、性能指标:
机械、电气、功能、时间、
4、总线标准
5、结构与判优
6、通信控制
3.1总线的基本概念
计算机五大部件之间的互连方式有两种:
①分散式连接各部件之间通过单独的连线连接
②总线式连接各部件均连接到一组公共信息传输上
早期的计算机大多数采用分散式连接方式,如图1.7所示,它是以运算器为中心的结构。
内部连线十分复杂,当I/O与存储器交换信息时需要经过运算器,致使算器停止运算,严重影响CPU的工作效率。
运算器
输入设备
输出设备
存储器
控制器
图1.7典型的冯•诺依曼计算机结构框图
图1.8是以存储器为中心的分散连接结构,I/O与存储器之间的信息交换可以不经过运算器,而且采用了中断、DMA等技术,是CPU的工作效率得到了很大的提高,但无法解决I/O设备与主机之间连接的灵活性。
计算结果
存储器
计算步骤
和开始数据
输入设备
输出设备
控制器
运算器
图1.8以存储器为中心的计算机结构框图
总线是连接多个部件的信息传输线,是各部件共享的传输介质。
在某一时刻,只允许有一个部件向总线发送信息,而多个部件可以同时从总线接收信息。
总线实际上是由多个传输线或通路构成,每条线可传输一位二进制代码,一串二进制代码可以在一段时间内逐个传输完成。
若干条传输线可以同时传输若干位二进制代码。
采用总线连接的计算机结构以CPU位中心。
如图3.1所示。
I/O总线
中央处理器
CPU
M
总
线
…
I/O接口
I/O接口
I/O接口
外部设备2
外部设备1
主存储器
M.M
外部设备n
…
图3.1面向CPU的双总线结构框图
单总线(系统总线)
I/O接口
主存储器
M.M
中央处理器
CPU
…
外部
设备2
I/O接口
I/O接口
外部
设备1
外部
设备n
…
图3.2单总线结构框图
系统总线
主存储器
M.M
…
中央处理器
CPU
存储总线
I/O接口
外部
设备n
I/O接口
外部
设备2
外部
设备1
I/O接口
…
图3.3以存储器为中心的双总线结构框图
3.2总线的分类
按传输方式分为并行传输总线和串行传输总线;在并行传输总线中,可按传输数据的宽度分为8位、16位、32位、64位等传输总线;
按总线使用范围可分为计算机总线、测控总线、网络通信总线等;
3.2.1片内总线
片内总线是指芯片内部的总线,如CPU芯片内部寄存器与寄存器之间、寄存器与算术逻辑单元ALU之间都有总线连接。
3.2.2系统总线
系统总线是指CPU、主存、I/O(通过I/O接口)设备各大部件的信息传输线。
这些部件通常安放在插件板上,故又称为板级总线和板间总线。
按系统传输信息的不同又可分为三类:
数据总线、地址总线和控制总线。
1、数据总线
数据总线用来在各功能部件之间传输数据信息,它是双向的传输总线,其位数与机器字长、存储字长有关,一般为8位、16位或32位。
数据总线的条数称为数据总线的宽度。
2、地址总线
地址总线主要用来指出数据总线上源数据或目的数据在主存储单元或I/O端口的地址。
地址总线为单向传输,其宽度一般为16位、24位或32位。
3、控制总线
控制总线是用来传输各种控制信号的传输线。
对于任何一条控制信号线而言,信号传输是单方向的,单在控制总线而言又可以认为是双向的,即控制信号有出有如。
控制总线还可以起到监视各部件状态的作用,例如查询某个设备是否处于“忙”或“闲”的状态。
常见的控制信号有:
•时钟
•复位
•总线请求
•总线允许
•中断请求
•中断确认
•存储器写
•存储器读
•I/O写
•I/O读
•数据确认
3.2.3通信总线
通信总线主要用于计算机系统之间,或计算机系统与其他系统(如控制仪表、移动通信)之间的通信。
通信总线由于涉及到通信距离、传输速度、工作方式、外部工作环境等许多方面的因素,因此差别极大,总类也特别多,但按传输方式基本上可以分为并行传输和串行传输两种(数字通信)。
3.3总线特性及性能指标
3.3.1总线特性
从物理特性上看,总线就是一组导线,许多导线直接印制在电路板上,并延伸到各个部件。
CPU
插件板
M.M
插件板
I/O
插件板
图3.4总线结构的物理实现
(1)机械特性
机械特性指总线在机械连接方式上的性能,如插头与插座使用的标准(几何尺寸、形状、引脚个数及排列顺序等)、接头处的接触性等。
(2)电气特性
电气特性是指总线的每一根传输线上信号的传递方向和有效电平范围。
通常由CPU发出的信号称为输出信号,送入CPU的信号称为输入信号。
数据总线属于双向传输线,一般定义为高电平有效。
地址总线属于单向传输线,一般定义为高电平有效。
控制总线的每一条传输线都是单向的,但从总体上看有输入,也有输出,通常认为是双向传输。
有的信号线定义为高电平有效,有的定义为低电平有效。
总线电平一般与TTL电平兼容。
但特殊总线出外,如RS-232、422、485等。
(3)功能特性
功能特性是指总线中每一条传输线的功能,如数据总线用来传输数据;地址总线用来指出地址号;控制总线用来发出控制信号,有CPU发出的信号,如存储器读/写信号、I/O读/写信号,也有I/O向CPU发来的信号,如中断请求、DMA请求等。
(4)时间特性
时间特性是指任何一条传输线在什么时间内有效。
总线上的各种信号相互存在一种有效时序的关系,时间特性一般用信号的时序图来描述。
3.3.2总线性能指标
总线性能指标主要包括:
①总线宽度:
指数据总线的条数,用bit(位)表示。
②标准传输率:
指在总线上每秒能传输的最大字节量,用MB/s表示。
例如总线工作频率为33MHz,总线宽度为32位,则其最大传输速率为132MB/s。
③时钟同步/异步:
总线上的数据与时钟同步工作的总线称为同步总线,与时钟不同步工作的总线称为异同步总线,
④总线复用:
通常数据总线与地址总线在物理上是分开的,数据总线传输数据信息,地址总线传输地址码。
为了提高总线效率,有的总线系统将数据总线与地址总线共用一组物理线路,总线在某一时刻传输地址码,而在另一时刻传输数据信号或命令信号,称为总线的多路复用。
⑤信号线数:
即地址总线、数据总线和控制总线的信号线之和。
⑥总线控制方式:
包括并发工作、自动配置、仲裁方式、逻辑方式、计数方式等。
⑦其他指标:
如负载能力等
表3.1几种流行的微型计算机总线性能
名称
ISA
(PC-AT)
EISA
STD
VESA
(VL-BUS)
MCA
PCI
适用
机型
286,386,486系列
386,486,586
IBM系列
Z80,V20,V40
IBM-PC系列
I486,PC-AT
兼容机
IBM个人机
与工作站
P5,PowerPC,
Alpha工作站
最大
传输率
15MB/s
33MB/s
2MB/s
266MB/s
40MB/s
133MB/s
总线宽度
16位
32位
8位
32位
32位
32位
总线
工作频率
8MHz
8.33MHz
2MHz
66MHz
10MHz
0-33MHz
同步方式
同步
异步
同步
仲裁方式
集中
集中
集中
集中
地址宽度
24
32
20
32/64
负载能力
8
6
无限制
6
无限制
3
信号线数
143
90
109
49
64位扩展
不可
无规定
不可
可
可
可
并发工作
可
可
引脚使用
非多路复用
非多路复用
非多路复用
非多路复用
多路复用
3.3.3总线标准
目前流行的总线标准主要有:
(1)ISA(IndustrialStandardArchitecture)由IBM公司推出,用于PC/XT机型的总线结构。
总线时钟为8MHz,早期数据线为8位,地址线20位,最大传输速率为8MB/s。
后期数据线扩充为16位,地址线扩充为24位,最大传输速率为16MB/s,后又称为AT总线。
ISA总线使用独立于CPU的时钟,有利于CPU性能的提高;ISA总线没有支持总线仲裁的逻辑,不能支持多台总线主控设备系统;ISA总线上的数据传输必须通过CPU或MDA接口来管理,降低了CPU的效率。
(2)EISA(ExtendedIndustrialStandardArchitecture)对ISA扩充后得到,与ISA兼容,并把总线控制权从CPU中分离出来,是一种智能化的的总线,能支持多总线主控和突发式的传输。
总线时钟为8MHz,数据线为32位,地址线32位,最大传输速率为33MB/s。
(3)VL-BUS是由VESA(VedioElectronicStandardAssociation)提出的局部总线标准。
局部总线是指在系统外,为两个以上模块提供的高速传输信息通道。
VL-BUS总线由CPU总线演化而来,时钟频率33MHz,数据线为32位。
配有局部总线控制器,通过局部总线控制器的判断,将高速I/O直接挂在CPU总线上,实现CPU与高速外设之间的高速数据交换。
(4)PCI(PeripheralComponentInterconnect)是由Interl公司提供的标准总线。
它与CPU时钟无关,采用33MHz总线时钟,数据位为32位,可扩充到64位,数据传输率达133-246MB/s。
具有很强的兼容性,与ISA、EISA总线兼容,支持无限读写突发方式,比直接使用CPU总线的局部总线快,可视为CPU与外部设备之间的一个中间层,通过PCI桥(PCI控制器)与外设连接。
PCI控制器有多级缓冲,可将一批数据快速写入缓冲器中。
3.4总线结构
总线通常分为单总线和多总线两种。
3.4.1单总线结构
图3.2为单总线结构示意图,它将CPU、主存、I/O设备(提供I/O接口)都挂在一组总线上,允许I/O之间、I/O与主存之间直接交换信息。
结构简单,便于扩充,但容易形成计算机系统的瓶颈。
3.4.2多总线结构
主存总线
图3.5为双总线结构示意图。
双总线结构是把速度较低的I/O设备从单总线上分离出来,形成主存总线与I/O总线分开的结构。
如图3.5所示,图中的“通道”是一个具有特殊功能的处理器,CPU将一部分功能下放给“通道”,使其对I/O设备具有一定的管理功能,以完成外部设备与主存之间的数据传送。
通道
CPU
内存
I/O总线
I/O接口
I/O接口
外设n
外设0
图3.5双总线结构
如将速度不同的I/O设备进行分类,然后将它们分别连接在不同的通道上,以提高计算机的性能,由此发展成多总线结构。
I/O总线
主存总线
内存
CPU
DMA总线
I/O接口
外设1
I/O接口
I/O接口
外设n
外设0
图3.6三总线结构
局部总线
CPU
Cache
主存
系统总线
局域网
Modem
扩展总线接口
SCSI
局部I/O控制器
串行接口
扩展总线
图3.7三总线结构的又一形式
存储器
系统总线
局部总线
Modem
扩展总线接口
FAX
串行接口
局域网
多媒体
图形卡
SCSI
Cache/桥
CPU
高速总线
扩展总线
图3.8四总线结构
3.4.3总线结构举例
图3.9是传统微机总线结构示意图。
系统总线
主存控制器
33MHz32位数据通道
CPU
存储器
标准总线控制器
8MHz16位数据通道
ISA、EISA…
SCSI
控制器
调制解调器
多媒体
高速局域网
高性能图形
图文传真
图3.9传统微机总线结构
系统总线
存储器
CPU
主存控制器
局部总线
控制器
VL-BUS
标准总线
控制器
SCSI
控制器
ISA、EISA…
高速局域网
高性能图形
多媒体
8MHz16位数据通道
调制解调器
图文传真
…
图3.10VL-BUS局部总线结构
存储器
系统总线
CPU
PCI桥路
8MHz16位数据通道
ISA、EISA…
标准总线
控制器
高性能图形
高速局域网
多媒体
SCSI
控制器
PCI总线
33MHz32位数据通道
图文传真
…
调制解调器
图3.11PCI总线结构
第一级桥
桥4
桥0
PCI总线4
桥5
PCI设备
存储器
CPU
PCI总线5
第二级桥
总线桥
桥1
设备
桥3
PCI总线3
PCI总线1
第三级桥
桥2
PCI总线2
图3.12多层PCI总线结构
3.5总线控制
总线控制包括判优控制(或称总线仲裁)和通信控制。
3.5.1总线判优控制
主设备:
指对总线拥有控制权的设备,显然主设备具备总线控制能力。
从设备:
指对总线不具备控制能力的设备,它只能相应主设备发来的命令,不能主动向总线发出命令或数据。
当系统拥有多个主设备时,有可能出现多个主设备同时需要使用总线的情况,即出现总线使用权的争用问题。
总线仲裁是指总线控制器根据一定的优先顺序,确定能够使用总线的主设备。
总线判优控制可分为集中式和分布式两种。
集中控制有三种优先仲裁方式,如图3.13所示。
BS(BUSBusy)——总线忙
BR(BUSReguest)——总线请求
BG(BUSGrant)——总线允许
(1)链式查询
当某个主设备需要使用总线时,通过BR发出请求,总线控制器通过BG响应,BG采用串联方式传递,即BG传到某个设备时,若该设备无总线请求,则允许BG信号往下传,若该设备请求总线使用权,则封锁BG信号,不再往下传,从而获得总线使用权(同时使BS有效)。
特点:
①控制方法简单,易于扩充;②对电路故障敏感;③主设备的优先级别由BG的连接顺序决定,不能改变。
(2)计数器定时查询
总线控制器接到由BR送来的请求后,在总线未被使用(BS无效)的情况下,使计数器开始计数,并把计数值作为地址信息发给各主设备,当某个有求的设备地址与该计数值相同时,便获得总线控制权,并将BS置为有效,总线控制器停止计数。
特点:
①计数器是循环的,故主设备的优先级相等;②计数器可以预置为某个值,故可以改变主设备的优先顺序;③对电路故障不如链式查询敏感,但需要增加主控制线(设备地址)数。
(3)独立请求方式
每个主设备均有一对独立的BRi和BGi控制线,在总线控制器内部有一个排队电路,根据优先次序确定响应哪一个设备。
特点:
①响应速度快,优先次序控制灵活;②控制线数量多,总线控制复杂。
数据线
地址线
总线控制部件
BS
BR
I/O接口0
I/O接口1
I/O接口2
BG
(a)链式查询方式
数据线
地址线
设备地址
总线控制部件
BS
BR
I/O接口2
I/O接口1
I/O接口0
(b)计数器定时查询方式
数据线
地址线
BR2
BR2
总线控制部件
BR1
BR1
BR0
BR0
I/O接口2
I/O接口1
I/O接口0
(c)独立请求方式
图3.13集中控制的三种优先权仲裁方式
3.5.2总线通信控制
总线传输周期的四个阶段:
①申请分配阶段:
主设备申请总线使用权;
②寻址阶段:
发出欲访问从设备的地址信号及相关命令;
③传数阶段:
与从设备交换数据
④结束阶段:
撤销总线信号,让出总线使用权
1、同步通信
通信双方由统一时标控制数据传送
T4
T3
总线传输周期
时钟
地址
读命令
数据
T1
T2
图3.14同步式数据输入传输
T3
T2
T1
总线传输周期
时钟
地址
数据
写命令
T4
图3.15同步式数据输出传输
特点:
①规定明确、统一,模块间的配合简单一致。
②但主从模块配合属强制性“同步”,必须在限定时间内完成规定的要求。
③并且对所有模块都用同一限时,这就势必造成对各不相同速度的部件而言,必须按最慢速度部件来设计公共时钟,严重影响总线的工作效率,也给设计带来了局限性,缺乏灵活性。
④一般用于总线长度较短,各部件存取时间比较一致的场合。
2、异步通信
异步通信允许各模块速度的不一致性,它没有公共的时钟标准,不要求所有部件严格的统一动作时间,而是采用应答方式,即当主模块发出请求信号时,一直等待从模块反馈回来“响应”信号后,才开始通信。
异步通信方式可分为不互锁、半互锁和全互锁三种类型。
请求
回答
请求
回答
请求
回答
⑴不互锁⑵半互锁⑶全互锁
图3.16异步通信中请求与回答信号的互锁
⑴不互锁方式
主模块发出请求信号后,不等待接到从模块的回答信号,而是经过一段时间,确认从模块已收到请求信号后,便撤消其请求信号;从设备接到请求信号后,在条件允许时发出回答信号,并且经过一段时间,确认主设备已收到回答信号后,自动撤消回答信号。
⑵半互锁方式
主模块发出请求信号,待从模块回答后再撤其请求信号;从模块发出回答信号,待主模块获知后,再撤消其回答信号。
⑶全互锁方式
主模块发出请求信号,待从模块回答后再撤其请求信号;从模块发出回答信号,待主模块获知后,再撤消其回答信号。
3、半同步通信
在同步通信机制中引入异步通信的特性,以允许不同速度的设备和谐工作。
以读命令为例,若主设备在T1发出地址信号,T2发出读命令后,若从设备无法在T3时刻提供数据,则必须在进入T3时刻前通知主设备,使主设备进入等待状态,如从设备可使WAIT信号有效,主设备在进入T3前检测到WAIT有效后插入等待周期,直到WAIT无效为止。
总线传输周期
时钟
地址
读命令
等待
数据
TW
T4
T3
T1
T2
图3.17半同步式数据输入传输
4、分离式通信
1)典型读操作的动作分析
⑴主模块发出地址信息和读命令;
⑵从模块接收命令并准备数据;
⑶从模块将数据送至数据总线;
其中的动作⑵不需要总线,但系统总线一直处在等待状态。
2)分离式通信
为了充分挖掘系统总线每一瞬间的潜力,可将一个传输周期(或总线周期)分解为两个子周期,第一个周期主模块A将地址信息和读命令信息经系统总线传给从模块B后立即释放总线使用权;模块B准备好数据后申请总线使用权,一旦获准后即通过总线将数据传输给主模块A。
显然两个子周期中只有单方向的信息流,而且A、B两个模块均成为主模块。
3)特点
⑴各模块使用总线必须经过申请;
⑵得到总线使用权后应在限定的时间内向对方传送信息,且无须等待对方回答;
⑶发送/介绍模块在数据准备期间不占有总线;
⑷总线在占用期间均在有效工作,不存在空闲等待时间。
分离式通信技术复杂,一般仅用于大型计算机系统。
习题:
6-9
11,12
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