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电磁兼容与电路板的可靠性设计
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第27卷第5期
2006年9月
电子工艺技术
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电磁兼容与电路板的可靠性设计
刘建斌,军,孙田智会
(国航天时代电子公司70中17厂,西 宝鸡陕710)206
摘 要:
在印刷电路板的电路设计阶段就进行电磁兼容性设计是非常重要的。
分析了印刷电
路板中电磁干扰产生的机理,出了如何抑制共模干扰和差模干扰以及串扰等提高印制板电磁兼 提
容性可靠性的方法。
关键词:
印刷电路板;电磁兼容;电磁干扰;串扰;合 耦中图分类号:
N1T4 文献标识码:
A文章编号:
0144200080 10—37(06)5—21—4
Reiblyo hePCB sg n lait ft iDeinadEMC
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01—4420)5—080 i 21—4
设备和系统向外部环境发射的骚扰电平是通过 传导和辐射的途径形成的。
如果设备作为一个黑盒 子,那么内部骚扰源可通过电源电缆和信号电缆对 外形成传导发射,同时通过壳体向外辐射发射;反 之,外部环境电磁场感应在电缆上的电压形成电流, 对设备敏感电路形成干扰。
从骚扰源到受害设备离
共模电流和差模电流都决定了传播的RF能量的大
小。
在两者之间有较大的区别。
如果给定一对导线 或走线,一个返回参考源,么这两种模式中的一种 那
将会存在。
一般来说,差分模式信号携带数据或有 用信息。
共模模式是差分模式电流的负面效果,并
对电磁兼容性是最麻烦的。
通常把线一线的发射定
不开传播途径,辐射的传播途径是空间,而传导的传
播路径是导体(电缆) 。
传统的设计方法是用屏蔽、滤波和接地解决电 缆口和壳体带来的EC问题。
但是大多数干扰是 M在印制板电路上产生的,因此,在印制板的电路设计
阶段,应该考虑电磁兼容设计。
就
1电磁干扰产生的机理及电磁兼容设计
义为差模发射。
把线一地的发射定义为共模发射。
由闭合回路产生的最大的场强是
一一
30,8
…
、
式中:
一最大辐射场强(./;Epm)V 一回路和测量天线之间的距离(;m) 频率(MHz;)
一
11差模电流和共模电流 .
,一电流(A) m;
111差模发射和共模发射 ..任何电路都存在共模(M)C和差模(M)D电流。
A—回路面积(m) —c 。
由式()以看出,强和回路面积成正比。
1可场
作者简介:
刘建斌(90一)男,18,主要从事于惯性元件、仪表、自动控制、电一体化等产品的研制开发工作。
机
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第27卷第5期
为减小差模发射电平,除减小源电流外,应该减小环
电路的面积。
抑制PB内的差模和共模电流,C以及由此引起
的RF干扰,基本的就是通量抵消法或通量最小 最化。
电流在走线中流动产生磁力线,些磁力线产 这
共模辐射是由于在电路设计之外的电压降造成
的,这种电压降致使电路的一些接地部分的电压比 真实的参考地面高。
与受影响的接地系统相连的电 缆就作为天线,辐射共模的场分量。
远场分量可用
下式描述:
E:
.
生电场,这两种场都会辐射RF能量。
如果我们将 磁力线抵消或减小到最小,那么将不会存在RF能 量,也就抑制了干扰。
主要采取以下几点:
1安排时钟走线临近接 ()地平面(多层板)接地栅格或接地线(、双面板或单 面板)();2仔细选择逻辑系列器件以使元件辐射分 离出的RF能量最小;3通过减小时钟产生电路中() 的RF驱动电压来减小走线中的RF电流;4减小 ()电源和接地结构中的噪音;5当有外部IO电缆 ()/提供时正确应用旁路电容;6为那些辐射大量内() 部共模RF能量的元件提供接地散热器;7在PB()C 布局和布线时尽量使电路达到某种平衡。
12串扰及串扰的抑制 .121串扰 ..串扰是PB设计中的重要部分之一,C在设计的
()2
r
式中:
一 发射系数; ,_共模电流()A;
Z线的长度(;一m)
产发射的频率(H)Mz;
距离(。
m)
由式()以看出场强和电缆的长度成正比,2可 减小共模发射应降低共模电流和缩短电缆线的长
度。
112差模和共模的转变 ..
当存在两个具有不同阻抗的信号线(或导体)
时差模和共模就可以互相转变。
这些阻抗主要由与 走线(内在电缆)或的物理布线相关的导线或梳状 电容和电感决定。
对于大部分的PB布线来说,C主 要是控制网络中的寄生电容和电感,并使其最小,从 而避免差模和共模的产生。
如图2中差模电流,是需要的信号, 它要流经 负载R。
共模电流,不直接经过R, 。
它将经过z 和z,后通过回流结构返回。
阻抗z和z并不 然 是物理元件,它们是网络中存在着的寄生电容或寄 生电感的转移阻抗。
如果z和z不等电压差将正
比于阻抗差。
'=, 一, b=,( 一Z)()/c 。
Z X。
Z X。
Z b3
任一环节都需要考虑。
串扰是指走线、导线、走线和 导线、电缆束、元件及其它易受电磁干扰的电子元件 之间的不希望有的电磁耦合。
串扰是EIM传播的主要途径,引起走线间干 会
扰。
串扰包括电容耦合和电感耦合。
电容耦合通常 是因为走线位于另一走线上方或参考层上方。
电感
耦合通常是因为物理位置上十分接近的走线。
对于 并行走线,串扰有两种方式:
向和后向。
在PB前C 中,后向串扰通常比前向串扰更值得考虑。
电路中
源与受干扰走线间阻抗越大产生的串扰电平越高。
电感串扰可以通过增加走线与传输线或导线间的边 到边间隔或最小化走线距离参考层上的高度而得到
控制。
122串扰的抑制 ..
所以对外界敏感的电路必须通过某种方式达到 平衡,使得每个导体的引线或梳状电容以及寄生电
容相等。
为了抑制印刷电路板导线之间的串扰,在设计 布线时应注意以下几条:
1根据电路的功能分类 ()
逻辑器件,合理布局电路板;2尽量避免长距离的()
平行走线,尽可能拉开线与线之间的距离以最小化 电感耦合,信号线与地线及电源线尽可能不交叉; ()3在一些对于敏感的信号线之间,设计一根接地 印刷线,可以有效地抑制串扰;4元件要远离IO()/ 互连接口及其它易受数据干扰及耦合影响的区域;
图2差模转共模
()5降低信号到地的参考距离;6降低走线阻抗和 ()信号驱动电平;7把高噪声发射体(()时钟、O、I高 /
113差模和共模干扰的抑制 ..
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刘建斌等:
电磁兼容与电路板的可靠性设计
速互连等)分割或隔离在不同的区域;8对时钟周 ()期走线、差分走线、复位线等一些关键的系统走线强
制使用3w原则(线间的距离间隔必须是单一走 走
流产生的干扰较大,以要采用一点接地,所使其不形
成回路;当信号频率高于10Mz,0 H时由于布线的
电感效应明显,线阻抗明显增加,时接地电流形 地此成的环流不再是主要问题了,以应采用多点接地,所
线宽度的3) 倍。
13数字信号频谱分析 .131数字信号 .. 数字信号的特点是方波,方波信号是由基波和
大量谐波正弦(或余弦)信号构成的,这可由傅立叶 变换得到其频域波形,因此,冲重复周期越短,脉其 重复频率越高,谐波频率也越高。
理论上方波的上 升时间为零,则谐波含量是无穷的。
但实际上是梯 形波形,有一定的上升沿和下降沿。
132脉冲的时 频域变换(..傅立叶变换) 通过傅立叶变换,矩形脉冲可分解为各次余弦
(正弦)。
或波 其表达式:
一
尽量降低地线阻抗。
但是,当工作频率在lH一 z M
1 z间时,果采用一点接地,地线长度不 0MH之如其应超过波长的12,则应采用多点接地。
当一个 /0否
系统中既有低频电路又有高频电路时,应采用?
合 昆接地的原则。
系统内的低频部分采用单点接地,而 高频部分采用多点接地。
电路板上既有数字电路,又有模拟电路,应使它
们尽量分开布线,而两者的地线应分别与电源端地 线相连。
另外还需尽量加大模拟电路引出端的接地
面积。
如果地线很细,地线电阻将会较大,则造成接
地电位随电流的变化而变化,致使信号电平不稳,导 致电路的抗干扰能力下降,因此应将接地线尽量加 粗。
在布线空间允许的情况下,要保证主要地线的 宽度至少在2mm以上,件引脚上的接地线直径 元
应该在15m. m左右。
t)=∑AC(w+) OntA S
式中:
一各次余弦波形的幅度;
n一谐波次数;
一
对于只有数字电路组成的印刷板的地线系统,
角频率。
将接地线做成闭合环路,以明显提高抗干扰能力。
可 其原因在于:
印制电路板上有很多的元件时,因受接 地线粗细的限制,会在接地上产生较大的电位差, 引起抗干扰能力下降。
若将接地结构构成环路,则会 缩小电位差值,提高电子设备的抗干扰能力。
电源线的布置要根据电流的大小尽量加粗走线 宽度。
在布线工作的最后,地线将电路板没有走 用线的地方铺满(面积) 大。
在接地时还需要避免共阻抗路径,图3所示 如稳压器电路的“整端的取样点”“共点”,万 调或公千
14去耦与接地 .
141电路的去耦设计 ..电感和电容组成的低通滤波器,可滤掉高频段 干扰信号。
由于导线寄生电感的影响,会使供电的 速度变慢,使驱动器件输出电流下降,合理放置去耦 电容,在通断瞬间,利用电感和电容的储能作用,给 器件提供电流。
在直流电源回路中,负载的变化会 引起电源噪声。
配置去耦电容可以抑制因负载变化 而产生的噪声,配置原则为:
印刷电路板的电源输入 端跨接一个l 一10O0 的电解电容器,如果印 刷电路板的位置允许,采用100 F以上的电解电容
器的抗干扰效果会更好;于耗电较大的集成电路 对
不能接在有负载电流流过的输出线和公共地线上如
图3a所示,()应从管脚根部单独另外用引线引出
如图3b所示。
()
芯片,也应在电源端安装合适的电解电容。
小电容 能为集成电路块提供高速电流,在器件输出端电压 跳变时,它能高速充电,为器件提供充电电流。
142电路的接地设计 ..在电子设备中,接地是控制干扰的重要方法。
如能将接地和屏蔽正确结合起来使用,可解决大部 分干扰问题。
当电路板上频率小于lMz, H时由于布线和元
件之间的电磁感应影响很小,而接地电路形成的环
图3避免共阻抗路径
这是由于集成稳压电路的取样放大器的增益很
高,调整端和公共端每lm V的电压变化,都会被敬
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大到输出端进行逆向跟踪调整,反映的现象就是输 出不稳定,直观的反映就是电源的纹波、P值等指 P标超差。
15电路布局元器件安装位置和合理布线 . 电路布局直接影响电磁干扰和抗干扰强度。
合 理的布局不仅可以使电路的效率得到提高,更能使 整个系统的EC得到改善。
单元电路工作频率越 M高,速度也就越快,信号频谱也就越丰富,高频分量 比例越大,对外干扰也就越强。
从频率而言是先高 频,再中频电路,最后低频电路;而从逻辑速度而言, 是先高速电路,中速电路,再最后低速电路,如图4
所示。
件分组。
2结论
电磁兼容设计已成为电路设计的一个重要组成 部分。
本文主要分析了共模和差模干扰、串扰产生 的机理及抑制措施。
在实际的设计过程中,电磁兼 容问题依然是一个很复杂的问题,需要从多个角度 去考虑与分析,以得到满意的设计结果。
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图4按频率进行的布局
[]郑君里,6 应启绗,为理.杨信号与系统[.京:
M]北高等
教育出版社,0120.
除按工作频率(或速度)进行分组外,也可按照
其功能和类型进行分组,例如,既存在数字电路,又 存在模拟电路的印刷板,可按工作电压和频率分组
布局,在给定电路系列或电源电压时,可按功能对器
[]李舜阳,华.7李印制电路板的电磁兼容设计[]电子 J.产品可靠性与环境试验,022()120,02:
8—2.2
收稿日期:
06—7—12003
(上接第20页)氧化层对抗静电放电的应力;8薄 HNSR和HPSR保护电路具有极高的抗噪声 ITCICT干扰能力,因此更适合于输出级ED保护电路。
S
通过分析可以看出,一种新的器件和电路形 每
202.1—1 007.
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式都致力于使保护COMS的薄栅氧化层,使电路的
开启电压更小,开启速度更快,并为芯片提供更加完 善的保护。
这也是集成电路设计者们改进深亚微米 CS静电保护电路的发展方向。
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参考文献:
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