《EDA综合设计与实践》课程设计用VerilogHDL设计电子钟.docx
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《EDA综合设计与实践》课程设计用VerilogHDL设计电子钟
《EDA综合设计与实践》课程设计-用Verilog-HDL设计电子钟
D
j1<=0;
clk1<=~clk1;//100HZ
end
else
j1<=j1+1;
if(j2==4095)
begin
j2<=0;
clk2<=~clk2;//1HZ
end
else
j2<=j2+1;
if(j3==7)
begin
j3<=0;
clk3<=~clk3;//512HZ
end
else
j3<=j3+1;
end
//跑表
reg[7:
0]missecondrun,secondrun,miurun;
regrunnings,mis,sec;
always@(posedgeclk1)
begin
if(k6)//复位
begin
missecondrun[7:
0]<=8'd0;
secondrun[7:
0]<=8'd0;
miurun[7:
0]<=8'd0;
runnings<=0;
end
if(k7)//停止
begin
runnings<=0;
end
if(k8)//运行
runnings<=1;
if(runnings)
begin
if(missecondrun[3:
0]==9)//1/100秒
begin
if(missecondrun[7:
4]==9)
begin
missecondrun[7:
0]<=0;//如果为99时,转为0
mis<=1;//产生进位提示
end
else
begin
missecondrun[3:
0]<=0;//如果只是个位为9时,十位加1,个位为0
missecondrun[7:
4]<=missecondrun[7:
4]+1;
end
end
else
missecondrun[3:
0]<=missecondrun[3:
0]+1;//如果个位不为0时,个位加1,十位不变
if(mis)//当进位为1时才进行一次加1
begin
mis<=0;
if(secondrun[3:
0]==9)//秒
begin
if(secondrun[7:
4]==5)
begin
secondrun[7:
0]<=0;//如果为59时,转为0
sec<=1;//产生进位提示
end
else
begin
secondrun[3:
0]<=0;
secondrun[7:
4]<=secondrun[7:
4]+1;//如果只是个位为9时,十位加1,个位为0
end
end
else
secondrun[3:
0]<=secondrun[3:
0]+1;//如果个位不为0时,个位加1,十位不变
end
if(sec)//当进位为1时才进行一次加1
begin
sec<=0;
if(miurun[3:
0]==9)//分钟
begin
if(miurun[7:
4]==5)
begin
miurun[7:
0]<=0;
end
else
begin
miurun[3:
0]<=0;
miurun[7:
4]<=miurun[7:
4]+1;
end
end
else
miurun[3:
0]<=miurun[3:
0]+1;
end
end
end
//时钟显示
regsecondin,minutein;
always@(posedgeclk2)
begin
if(`sec2==5&&`sec1==9)
begin
`sec2<=0;
`sec1<=0;
secondin<=1;
end
else
begin
if(`sec1==9)
begin
`sec1<=0;
`sec2<=`sec2+1;
end
else`sec1<=`sec1+1;
end
if(secondin)
begin
secondin<=0;
if(`min2==5&&`min1==9)
begin
`min2<=0;
`min1<=0;
minutein<=1;
end
else
begin
if(`min1==9)
begin
`min1<=0;
`min2<=`min2+1;
end
else`min1<=`min1+1;
end
end
if(minutein)
begin
minutein<=0;
if(`hour2==3&&`hour1==2)
begin
`hour2<=0;
`hour1<=0;
end
else
begin
if(`hour1==9)
begin
`hour1<=0;
`hour2<=`hour2+1;
end
else`hour1<=`hour1+1;
end
end
if(k4)//校时分钟
begin
if(minute[7:
4]==5)
begin
if(minute[3:
0]==9)
begin
minute[7:
0]<=0;
end
else
minute[3:
0]<=minute[3:
0]+1;
end
else
begin
if(minute[3:
0]==9)
begin
minute[3:
0]<=0;
minute[7:
4]<=minute[7:
4]+1;
end
else
minute[3:
0]<=minute[3:
0]+1;
end
end
if(k5)//校时小时
begin
if(`hour2==2)
begin
if(`hour1==3)
begin
`hour2<=0;
`hour1<=0;
end
else
`hour1<=`hour1+1;
end
else
begin
if(`hour1==9)
begin
`hour1<=0;
`hour2<=`hour2+1;
end
else
`hour1=`hour1+1;
end
end
end
//按键显示模块
regk1_rst,k2_rst,k3_rst;
always@(posedgeclk3)
begin
if(k1)
begin
k1_rst<=1;
k2_rst<=0;
k3_rst<=0;
end
if(k2)
begin
k1_rst<=0;
k2_rst<=1;
k3_rst<=0;
end
if(k3)
begin
k1_rst<=0;
k2_rst<=0;
k3_rst<=1;
end
if(k1_rst)//时间显示
begin
LED1<=second[3:
0];
LED2<=second[7:
4];
LED3<=minute[3:
0];
LED4<=minute[7:
4];
LED5<=hour[3:
0];
LED6<=hour[7:
4];
end
if(k2_rst)//校时
begin
LED3<=minute[3:
0];
LED4<=minute[7:
4];
LED5<=hour[3:
0];
LED6<=hour[7:
4];
end
if(k3_rst)//跑表显示
begin
LED1<=missecondrun[3:
0];
LED2<=missecondrun[7:
4];
LED3<=secondrun[3:
0];
LED4<=secondrun[7:
4];
LED5<=miurun[3:
0];
LED6<=miurun[7:
4];
end
end
endmodule
四、修改后设计方案
由于本课程设计用到的主时钟源是实验箱上的4096HZ,而真正用到的时钟是1HZ、100HZ、512HZ,分别用于时间显示(包含校时)、跑表、按键显示;这些时钟都从主频分频得到,而从主频4096HZ到1HZ,要经过4096次分频,分频计数太大,主频与分频后的时钟频率相差太大,不利于程序仿真,所以建议使用较低的主频,如1024HZ主频;
原设计中用到多个按键控制,而每个按键都只是只有一种控制功能,缺乏灵活性,所以修改后将按键设置为模式键,即每次按下键都实现不同功能显示,可用状态机来实现设计,这里只用到三个按键。
五、实验结果和数据处理
按下按键K1,电子钟正常显示时间,再按下键,停止显示。
按下按键K2,进入校时状态:
按下K4键,进行校准分钟,每按下一次K4键,分钟计数器加一;按下K5键,进行小时校准,每按下一次K5键,小时计数器加一;最后再若按下K2键,停止校时。
按下按键K3,进入跑表计时功能:
按下K6键,复位;按下K8键,开始计时;按下K7键,停止计时;
六、心得体会
本次课程设计,我花了大概三天时间来完成(不包括报告),虽然没有达到教程安排的五天时间,但是我却是所花时间在课程设计上比较多的少数人之一,不过总算也完成了作品,尽管不是很完美,功能也不是很多,但是心里还是蛮有成就感的!
当然,完成一次课程设计都不是很容易的!
首先确定了自己做电子钟的设后,就开始着手写程序;刚开始,确定实现的设计目标是多功能的电子钟,而且还确定了每个功能用一个模块来写,最后编写一个主模块,采取调用模块的形式调用所写的各个功能模块,这样想法构思是很不错的;但是限于自己所学知识不是很牢固,也不是很深入,写VerilogHDL程序也比较少,实践能力还不够,所以当我好不容易编写好各个功能模块后,最终在编写主程序时却遇上了很多问题,特别是在编写调用模块时,出现了重重关卡,原来想法总比做的来的简单!
这期间我也有问过同学,可是由于碍于时间的问题,最终决定还是放弃这种调用多个模块的好方法,转为全部在一个模块实现的正常形式。
确定了总体版面后,就将原先全部模块综合在一个模块之内,可是一经编译,还是出现了很多意想不到的错误,编译不成功;一切又得从头检查起,经过多方面的努力,最终得以完成!
不过,却比预想的电子钟少了一些功能。
从这次课程设计中,我学到了很多东西,也发现了自己的不足,特别是发现自己不够有恒心,这与搞技术开发的锲而不舍的精神相违背,所以希望自己在这方面都加强些,编程能力也有待进一步加强;多进行自我实践,多请教老师同学,争取自己能上一个台阶!
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- 关 键 词:
- EDA综合设计与实践 EDA 综合 设计 实践 课程设计 VerilogHDL 电子钟