ADS仿真PCB.docx
- 文档编号:5531423
- 上传时间:2022-12-18
- 格式:DOCX
- 页数:10
- 大小:2.17MB
ADS仿真PCB.docx
《ADS仿真PCB.docx》由会员分享,可在线阅读,更多相关《ADS仿真PCB.docx(10页珍藏版)》请在冰豆网上搜索。
ADS仿真PCB
PCB设计与串扰-真实世界的串扰(上)
来源:
一博科技 更新时间:
2014-2-22
摘要:
随着电子设计领域的高速发展,产品越来越小,速率越来越高,信号完整性越来越成为一个硬件工程师需要考虑的问题。
串扰,阻抗匹配等词汇也成为了硬件工程师的口头禅。
电路板尺寸变小,成本要求提高,电路板层数变少,使得布线密度越来越大,串扰的问题也就越发严重。
本文从3W规则,串扰理论,仿真验证几个方面对真实世界中的串扰控制进行量化分析。
关键词:
3W,串扰理论,仿真验证,量化分析
引言:
信号频率升高,上升沿越来越陡,电路板尺寸越来越小,成本要求越来越高,是当今电子设计的趋势。
尤其在消费类电子产品上,基本都是四层或者六层板,除去必要的电源地平面,其他层密密麻麻全走着信号。
串扰也成为了一个最常见的问题。
串扰的危害巨大,直接影响着信号是否能够正确的接收。
对于串扰,业内通常有3W规则的说法,只要走线没有达到3W,就会引起一些硬件工程师的恐慌。
是否一定要3W?
如何去尽量的避免串扰?
对串扰有一个量化的概念将会让我们的设计更加有把握。
1. 3W规则
在PCB设计中为了减少线间串扰,应保证线间距足够大,当线中心间距不少于3倍线宽时,则可保持大部分电场不互相干扰,这就是3W规则。
如(图1)所示。
图1
3W规则只是一个笼统的规则,在实际的PCB设计中,若死板地按照3W规则来设计会导致成本的增加。
无法满足3W规则时,可以通过对串扰的量化的理解,来改变一些其他的参数保持信号完整性。
2. 串扰理论
当信号沿传输线传播时,信号路径和返回路径之间将产生电力线;围绕在信号路径和返回路径周围也有磁力线圈。
这些场并不是被封闭在信号路径和返回路径之间的空间内。
相反,它们会延伸到周围的空间。
我们把这些延伸出去的场称为边缘场。
这些边缘场将会通过互容与互感转化为另一条线上的能量。
而串扰的本质,其实就是传输线之间的互容与互感。
2.1容性耦合
容性耦合示意图如下(图2):
图2
容性耦合电流为:
式1
其中Cm为一个上升沿所覆盖的传输线长度的电感,V为信号幅值。
式2
其中Cml为分布电容(单位长度电容),v为传输速度,RT为上升时间。
式3
2.2感性耦合
感性耦合示意图如下(图3):
图3
感性耦合电压为:
式4
2.3近端串扰与远端串扰
由静态线耦合到动态线上的串扰分成两部分,一部分往与信号方向相同,传至接收端方向,我们把它叫做远端串扰或者前向串扰。
另一部分与信号方向相反,传至发送端方向,我们把它叫做近端串扰或者后向串扰。
如下图(图4)所示:
图4
后向串扰幅值不增加,持续时间随着耦合长度增加而增加。
前向串扰时间与信号同时传播,幅度随着耦合长度增加而增加,最终达到饱和。
2.4饱和时间
当一个完整的上升(下降)延完成时,近端串扰饱和。
近端串扰饱和时间为信号的上升时间RT,所以近端串扰饱和长度为RT*v。
理想条件下,微带线的远端串扰在幅值达到信号幅值的1/2时饱和。
带状线没有远端串扰。
这个RT*V大概是个什么样的概念呢?
我们知道,在普通的FR4材料中,我们的V大约为6in/ns。
通常我们DDR3跑1066Gbp/s信号的上升时间在0.1ns左右(可以根据上升时间等于十分之一的信号周期来估算信号的上升时间)。
也就是说,当耦合长度达到600mil时,噪声才会饱和。
在实际走线中,由于一些容性因素,会将上升时间拉的更长。
在耦合长度达到饱和长度之前,噪声大小与耦合长度成正比。
继续以DDR3,1066Gbp/s的信号为例,若达到饱和长度时的噪声为80mV,则在300mil时的耦合噪声为40mV。
2.5串扰与阻抗
我们通常控制阻抗的方法是改变走线与参考平面之间的距离,或者调整线宽。
若线间距与线宽比例保持不变的话。
有一个很有趣的事实,为了控制阻抗,我们如果减小了走线与参考平面之间的距离的话,必须同时减小线宽。
减小与平面之间的间距串扰将减小,而减小线宽串扰将增加。
不管层叠线宽介电常数如何调整,串扰和阻抗正相关。
阻抗变小,串扰也变小,阻抗变大串扰也将变大。
本文所有的量化数据全部基于阻抗为50ohms时的仿真,并且在任何时候,只要阻抗不变,串扰都可以通过这些数据去做出估值。
PCB设计与串扰-真实世界的串扰(下)
来源:
一博科技 更新时间:
2014-3-3
3.仿真实例
在ADS软件中构建如下电路:
图2为微带线的近端串扰仿真图,经过Allegro中的TransmissionlineCalculators软件对其叠板结构与线宽进行测试使其传输线的的特征阻抗为50ohm(见图3),并在在信号驱动侧串联50ohm的电阻消除源端反射,在负载端(信号接收端)用3000ohm来表征其高输入阻抗的特性。
微带线线宽为6mil,电解质常数为4.2,介质高度为3.5mil。
图3
图4
图4为带状线的近端串扰仿真图,经过Allegro中的TransmissionlineCalculators软件对其叠板结构与线宽进行测试使其传输线的的特征阻抗为50ohm(见图5),并在在信号驱动侧串联50ohm的电阻消除源端反射,在负载端(信号接收端)用3000ohm来表征其高输入阻抗的特性。
带状线线宽为6mil,电解质常数为4.2,与两侧间距同为8mil。
图5
图6
图6中四个电路分别为微带线的近端串扰,微带线的远端串扰,带状线的近端串扰,带状线的远端串扰。
红色为攻击线上信号,蓝色为静态线串扰。
我们将线长定为2000mil,上升时间为RT(RT为信号从vlow-vhigh跳变20%-80%的时间,单位ns,整个vlow-vhigh跳变时间Rise=2.25*RT,本文中vlow=0Vvhigh=1V),线宽都为6mil,线间距为12mil,满足3W原则。
图7为当RT=0.3ns各个电路的串扰图形。
攻击线1V的驱动信号,受害线中微带线最大近端串扰为11mv,微带线最大远端串扰为12mv,带状线最大近端串扰为20mv,带状线最大远端串扰为20mv。
图7
我们以RT为变量,从RT=0.1ns到RT=1ns对电路进行仿真。
结果如图8:
图8
Xtalk_m_n为微带线的近端串扰与输出电压的比值的最大值,Xtalk_m_f为微带线的远端串扰与输出电压的比值的最大值,Xtalk_s_n为带状线的近端串扰与输出电压的比值的最大值,Xtalk_s_f为带状线的近端串扰与输出电压的比值的最大值,其中带状线的串扰较大,但是当上升时间为0.1nsec时串扰最大也不超过2.5%,说明3W原则的实用性。
现在我们将其线宽不变,线距变成6mil,不满足3W规则,同样我们以RT为变量,从RT=0.1ns到RT=1ns对电路进行仿真。
结果如图9:
图9
从图上看出传输线上的串扰明显变大,但上升时间在1nsec时串扰同样低于3%。
传输线上的串扰不止跟上升时间与线间距有关系,与线长同样有关系。
我们让RT=0.3ns,线宽为6mil,线距同样为6mil,以线长为Lmil,以L为变量,从L=1000mil到L=3000mil对其仿真,结果如下(图10):
由图10可知传输线的长度对信号的串扰影响也是非常大的,并且有饱和现象。
图11为RT=0.3ns,L=2000mil,线间距从3mil变化至12mil时串扰的变化。
4.结论
在实际的工程操作中,高速信号线一般很难调节其信号的上升时间,为了减少串扰,我们应该尽量满足3W原则,当然如果能约束布线的长度,很多时候会更容易满足信号完整性的要求。
以下的结论基于源端匹配比较好,接收端阻抗较大的情况。
1.带状线在线宽与线距相等时,饱和时串扰率约为7%。
2.微带线在线宽与间距相等时,饱和时串扰率约为4%。
3.两线之间中心距变成x倍,串扰率变成1⁄x^2。
4.饱和长度约为RT*v。
在饱和长度之前,有(串扰率)/(饱和时串扰率)=(耦合长度L)/(RT*v)。
5.同组信号的串扰叠加在上升/下降沿上,影响较小。
不同组信号的串扰可能造成信号的振铃等,影响较大。
6.时钟信号对串扰较为敏感,高速串行信号的时钟通常合并在信号中一起发送,串扰引起的抖动对接收的信号影响非常大,要特别注意。
以上的结论为一个量化估值,具体情况需要具体分析,不同信号对于串扰的敏感程度不一样,实际的上升时间也需要根据模型来定,除了靠经验之外,仿真也能帮助我们更精确的判断串扰。
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- ADS 仿真 PCB
![提示](https://static.bdocx.com/images/bang_tan.gif)