数字电路期末知识点复习题.docx

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数字电路期末知识点复习题

数字电子电路复习练习题

一、填空题

1．半导体具有三种特性，即：

热敏性、光敏性和_________性。

2．集电极反向饱和电流ICBO是指发射极_________时，集电极与基极之间加反向电压时测得的集电极电流，良好的三极管该值较_________。

3．逻辑函数的反演规则指出，对于任意一个函数F，如果将式中所有的_________互换，_________互换，_________互换，就得到F的反函数F。

4．格雷码又称________码，其特点是任意两个相邻的代码中有_______位二进制数位不同。

5．从TTL反相器的输入伏安特性可以知道两个重要参数，它们是____________和____________。

6．输出n位代码的二进制编码器，一般有__________个输入信号端。

7．全加器是指能实现两个加数和____________三数相加的算术运算逻辑电路。

8．时序电路除了包含组合电路外，还必须包含具有记忆功能的_________电路。

因此，仅用一般的逻辑函数描述时序电路的逻辑功能是不够的，必须引进_________变量。

9．要使触发器实现异步复位功能（Qn+1=0），应使异步控制信号（低电平有效）RD=___________，SD=___________。

10．JK触发器当J=K=________时，触发器Qn+1=Qn。

11．n位二进制加法计数器有_________个状态，最大计数值为_________。

12．用555定时器构成的单稳态触发器，若充放电回路中的电阻、电容分别用R、C表示，则该单稳态触发器形成的脉冲宽度tw____________。

13．施密特触发器具有两个_________状态，当输出发生正跳变和负跳变时所对应的_________电压是不同的。

14．组成ROM电路中的输出缓冲器一般由三态门组成，其作用一是实现对输出状态的______________控制，二是提高带负载能力。

15．当RAM的字数够用、位数不够用时，应扩展位数。

其方法是将各片RAM的____________端、R/W端和CS端并联起来即可。

二、选择题

1．与晶体三极管组成的电路相比，MOS管组成电路的主要特点是_________。

a．电流控制；b．输入电阻高；c．带负载能力强

2．下列数码均代表十进制数6，其中按余3码编码的是_________。

a．0110；b．1100；c．1001

3．已知逻辑函数Y=AB+AB+AB，则Y的最简与或表达式为____________。

a．A；b．A+AB；c．A+B；d．A+B

4．TTL与非门扇出系数的大小反映了与非门___________能力的大小。

a．抗干扰；b．带负载；c．工作速度

5．如果采用负逻辑分析，正或门即____________。

a．负与门；b．负或门；c．或门

6．七段显示译码器，当译码器七个输出端状态为abcdefg=0011111时（高点平有效），译码器输入状态（8421BCD码）应为____________。

a．0011；b．0110；c．0101；d．0100

7．一个8选1数据选择器，其地址输入端（选择控制输入端）的个数应是_________个。

a．2；b．3；c．4；d．8

8．要实现输入为多位、输出为多位的功能，应选用中规模集成___________组件。

a．编码器；b．译码器；c．数据选择器；d．数值比较器

9．对于J-K触发器，若J=K，则可完成_________触发器的逻辑功能。

a．R-S；b．D；c．T；d．J-K

10．3个移位寄存器组成的扭环形计数器，最多能形成____________个状态的有效循环。

a．3；b．4；c．6；d．8

11．555定时器输入端UI1端（管脚6）、UI2端（管脚2）的电平分别大于

UDD和

UDD时（复位端RD=1），定时器的输出状态是_________。

a．0；b．1；c．原状态

12．555定时器构成的单稳态触发器的触发电压ui应____________UDD。

a．大于；b．小于；c．等于；d．任意

13．只读存储器ROM的功能是____________。

a．只能读出存储器的内容且断电后仍保持；b．只能将信息写入存储器；

c．可以随机读出或写入信息；d．只能读出存储器的内容且断电后信息全丢失

14．用_________片1k4的ROM可以扩展实现8k4ROM的功能。

a．4；b．8；c．16；d．32

三、简述题。

1．最小项的性质。

2．组合电路产生竞争冒险的原因及常用的消除竞争冒险的方法。

3．用中规模集成计数器构成任意进制计数器的三种方法及各自的原理。

四、分析、设计、化简题

4．1将下列逻辑函数化简成最简与或表达式。

（1）Y1=ABC+AB+AD+C+BD（用公式法）

（2）Y2=ABC+ABD+ABC+ACD（BC+BD=0）

（3）Y3（A，B，C，D）=m（2，3，7，8，11，14）+d（0，5，10，15）

4．2TTL电路如图4．2（a）所示，写出输出Y的逻辑表达式，试根据图（b）的波形画出输出Y的波形。

（a）（b）

图4．2

4．3试用以下几种组件分别实现逻辑函数F=AB+AC+BC

（1）四选一数据选择器（四选一数据选择器的逻辑功能见式4.3.1）；

（2）3线－8线译码器T4138（逻辑功能见式4.3.2）；

数据选择器和译码器的外部引线排列示意图分别见图4.3.1和图4.3.2，T4138选通时，S1＝1，S2＝S3＝0。

Y=（D10A2A1+D11A2A1+D12A2A1+D13A2A1）S（式4.3.1）

（式4.3.2）

图4.3.1图4.3.2

4．4分析图4.4电路，2线—4线译码器的功能表达式见式4.4。

（1）写出输出F的表达式；

（2）填表4.4；

（3）说明图4.4电路的功能。

Y0=A1A0，Y1=A1A0，Y2=A1A0，Y3=A1A0（式4．4）

A1A0

F

00

01

10

11

表4.4

图4.4

4．5两片3线－8线译码器连成的电路如图4.5所示。

3线－8线译码器T4138逻辑功能表达式见式4.5，正常工作时S1＝1，S2＝S3＝0。

分析电路，填写真值表（见表4.5），说明电路功能。

图4.5

（式4.5）

表4.5

输入

输出

输入

输出

D3

D2D1D0

Y0Y1Y2Y3Y4Y5Y6Y7

D3

D2D1D0

Y8Y9Y10Y11Y12Y13Y14Y15

0

000

001

010

011

100

101

110

111

1

000

001

010

011

100

101

110

111

4．6电路如图4.6所示，图中~均为2线—4线译码器。

1．欲分别使译码器~处于工作状态，对应的C、D应输入何种状态（填表4.6.1）；

2．试分析当译码器工作时，请对应A、B的状态写出Y10~Y13的状态（填表4.6.2）；

3．说明图4.6电路的逻辑功能。

2线—4线译码器的功能见式4.6，工作时S=0。

（式4.6）

图4.6

表4.6.1表4.6.2

处于工作状态

的译码器

CD应输入的状态

CD

AB

Y10Y11Y12Y13

00

01

10

11

4．7触发器电路如图4.7（a）所示，写出触发器输出端Q的表达式并根据图（b）给定的波形，对应画出各输出端Q的波形。

设各触发器的初始状态均为“0”。

（a）（b）

图4.7

4．8触发器电路如图4.8（a）所示，写出触发器输出Q的表达式并根据图（b）给定的波形，对应画出各输出端Q的波形。

设各触发器的初始状态均为“0”。

（a）

（b）

图4.8

4．9触发器电路如图4.9（a）所示，写出触发器输出端Q的表达式并根据图（b）给定的波形，对应画出各输出端Q的波形。

设各触发器的初始状态均为“0”。

（a）

（b）

图4.9

4．10十进制计数器T4160构成的计数器电路如图4.10所示。

T4160的功能见表4.10。

（1）分析该电路是几进制计数器，画出状态转换图；

（2）若改用复位法，电路该如何连接，画出连线图。

表4.10

CP

RDLD

S1S2

工作状态

图4.10

0

10

11

11

11

01

0

11

清零

预置数

保持（包括C）

保持（C＝0）

计数

4．11电路如图4.11所示。

3线-8线译码器的功能表达式参见式4．5，十进制计数器的功能参见表4．10。

（1）说明虚线框内的电路为几进制计数器，画出状态转换图；

（2）说明整个电路实现什么功能。

图4.11

4．12由4位同步二进制计数器T4161组成的电路如图4.12，T4161的功能参见表4.10。

试求：

（1）当预置数输入端D3D2D1D0分别为0011和0101时，计数器的计数进制各为多少？

（2）画出两种情况下的状态转换图。

图4.12

4．13分析图4.13计数器电路的功能，分别写出M=1和M=0时LD的表达式，说明当M=1和M=0时电路的进制。

T4161为四位二进制加法计数器，其功能参见表4.10。

图4.13

4．14试用四位二进制加法计数器T4161芯片构成十三进制加法计数器，其状态转换图见图4.14（a），T4161的外部引线排列见图4.14（b）、功能参见表4.10。

（a）（b）

图4.14

4．15电路如图4.15所示。

分析电路，说明它是几进制加（减）法计数器，画出状态转换图。

如果要使电路实现相应的逆运算，电路应如何连接，画出电路连接图。

T4191是四位同步可逆计数器，其功能见表4.15所示。

表4.15

SLDMCP

工作状态

图4.15

010

011

0

11

加法计数

减法计数

预置数

保持

4．16555定时器见图4.16（a）所示。

（1）试用图（a）所示的555定时器构成一个施密特触发器，画出连线图；

（2）定性画出该施密特触发器的电压传输特性；

（3）若电源电压Ucc=6V，输入电压为图（b）所示的三角波，对应画出输出uo的波形。

（a）（b）

图4.16

4．17试用图4.17的ROM设计一个全加器，全加器的真值表见表4.17，写出输出F1F0的表达式，并在其输出交叉点上标出连接状态图。

图4.17

表4.17

A2A1A0

F1F0

A2A1A0

F1F0

000

001

010

011

00

10

10

01

100

101

110

111

10

01

01

11

4.18分析图4.18所示电路功能，对应CP画出QA、QB、QC和Y的波形，设触发器的初始状态为0。

八选一数据选择器的功能见式4.18。

Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7（式4.18）

图4.18

练习题参考答案

一、填空题

1．掺杂；2．开路，小；3．与、或运算，0、1，原变量、反变量；

4．循环，一；5．输入短路电流，输入漏电流；6．2n；

7．（低位）进位信号；8．存储，时间；9．0，1；10．1；

11．2n；2n-1；12．1．1RC13．稳定，输入；14．三态15．地址输入端

二、选择题

1．b；2．c；3．c；4．b；5．a；6．b；7．b；

8．b；9．c；10．c；11．a；12．b；13．a；14．b

三、简述题。

1．最小项的性质。

（1）任何一组变量取值下，只有一个最小项的对应值为1；

（2）任何两个不同的最小项的乘积为0；

（3）任何一组变量取值下，全体最小项之和为1。

2．组合电路产生竞争冒险的原因及常用的消除竞争冒险的方法。

在组合电路中，当逻辑门有两个互补输入信号同时向相反状态变化时，输出端可能产生过渡干扰脉冲的现象。

常用的消除竞争冒险的方法有：

输入端加滤波电容、加封锁或选通脉冲、修改逻辑设计等。

3．用中规模集成计数器构成任意进制计数器通常有三种方法：

级连法、复位法和置位法。

简述各种方法构成任意进制计数器的原理。

（1）级连法：

将若干片计数器串联连接，若各个计数器的计数容量分别为N1、N2、，则总的计数容量N=N1N2。

（2）复位法：

当计数器完成所需的计数时，产生复位控制信号控制计数器的异步复位端，使计数器复0。

（3）置位法：

利用计数器的预置数功能，使N进制的计数器在循环计数过程中，跳过（N-M）个状态，实现所需要的M进制计数功能。

四、分析、设计、化简题

4．1Y1=B+C+D；Y2=AD+AC+ABC;Y3=CD+BD+AC

4．2Y=A（B=0），Y=Z（B=1），对应波形见答图4．2所示。

答图4．2

4．3

（1）用四选一数据选择器实现F=AB+AC+BC=ABC+ABC+ABC+ABC

令A2=A、A1=B，则：

D13=1、D11=D12=C、D10=0，见答图4.3.1。

（2）用译码器实现

F=AB+AC+BC=ABC+ABC+ABC+ABC=Y3+Y5+Y6+Y7=

，见答图4.3.2。

答图4.3.1答图4.3.2。

4．4

（1）F=D0A1A0+D1A1A0+D2A1A0+D3A1A0，

（2）见答表4.4。

（3）四选一多路选择器。

答表4.4

A1A0

F

00

01

10

11

D0

D1

D2

D3

4．5见答表4.5，该电路是一个4线-16线译码器。

答表4.5

输入

输出

输入

输出

D3

D2D1D0

Y0Y1Y2Y3Y4Y5Y6Y7

D3

D2D1D0

Y8Y9Y10Y11Y12Y13Y14Y15

0

000

001

010

011

100

101

110

111

01111111

10111111

11011111

11101111

11110111

11111011

11111101

11111110

1

000

001

010

011

100

101

110

111

01111111

10111111

11011111

11101111

11110111

11111011

11111101

11111110

4．6见答表4.6，是4线-16线译码器。

答表4.6.1答表4.6.2

处于工作状态

的译码器

CD应输入的状态

CD

AB

Y10Y11Y12Y13

00

01

10

11

00

01

10

11

0111

1011

1101

1110

4．7Q1n+1=D1=D（CP上升沿触发）