计算机体系结构习题.docx
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计算机体系结构习题
一、选择题:
1、虚拟存储器地址变换是指(B)
A多用户虚地址与实地址如何一一对应
B程序的逻辑地址变换成主存实地址
C程序执行时将虚地址变换成对应的实存地址
D指令的符号地址变换成二进制地址
2、计算机系统多级层次中,从下层到上层,各级相对顺序正确的应当是(B)
A汇编语言机器级,操作系统机器级,高级语言机器级
B微程序机器级,传统机器语言机器级,汇编语言机器级
C传统机器语言机器级,高级语言机器级,汇编语言机器级
D汇编语言机器级、应用语言机器级、高级语言机器级
3、操作码优化的主要目的是(D)
A缩短指令字长B减少程序总位数
C增加指令字表示的信息DA和B和C
4、为实现“执行K”与“分析k+1”的重叠,必须(C)。
A.操作数和指令分别存放在两个独立编址的存储器中
B.采用多体交叉主存结构,且不共存于一个体中
C.有独立的指令分析部件和指令执行部件
D.增设指令缓冲寄存器
5、计算机系统中主存一辅存存储层次或Cache一主存存储层次常用的替换算法是(B)
A随机算法B近期最少使用算法
C先进后出算法DOPT算法
6、数据表示的意义是:
(B)
A它是计算机系统能表示的数据类型
B它是计算机硬件能直接识别的数据类型
C它是计算机硬件能直接识别的数据结构
D它是数据结构的一个子集
7、如果一台计算机的输入输出由一个独立的处理机来完成,它应该是:
(C)
A采用DMA的计算机系统B采用通道处理机的系统
C采用I/O处理机的系统D采用程序传送方式进行I/O的系统
8、假设禁止向量为(1,5,6,8),则8位的初始冲突向量为(10110001)。
若选择第二个任务在2拍后送入流水线,则新的冲突向量为(C)
A10101010B01011111C10111101D10111011
9、系列机软件兼容必须有的基本要求是:
应能保证做到(D)。
A向上兼容B向下兼容C向前兼容D向后兼容
10、对计算机系统结构,下列哪个是透明的:
(B)
A操作系统程序员B应用程序员
C系统结构设计人员D机器语言程序设计人员
11、静态流水线是指(C)
A、功能不能改变的流水线B、可同时执行多种功能的流水线
C、同时只能完成一种功能的多功能流水线
D、各段之间的连接是固定不变的流水线
12、虚拟存储器主要是为了解决(A)
A、扩大存储系统的容量B、提高存储系统的速度
C、扩大存储系统的容量和速度D、便于程序的访存操作
6、输入输出数据不经过CPU内部寄存器的输入输出方式是(B)
A、中断方式B、DMA方式C、程序查询方式D、上述3种方式
8、RISC执行程序的速度比CISC要快的原因是(D)
A、RISC的指令系统的指令数少
B、程序在RISC上编译生成的目标程序较短
C、RISC只允许load指令和store指令访存
D、RISC的指令平均周期数较少
9、流水线的技术指标不包括(A)
A、响应比B、吞吐率C、加速比D、效率
10、字节多路通道的实际流量是(C)
A、连接在这个通道上所有外设的最大数据传输速率
B、连接在这个通道上所有外设的最小数据传输速率
C、连接在这个通道上的所有设备的数据传输速率之和
D、以上3者都不是
1、在计算机的系统结构设计中,提高硬件功能实现的比例会(B)
A、提高硬件利用率B、提高系统的运行速度
C、减少需要的存储器容量D、提高系统的性能价格比
2、平均码长最短的编码是(D)
A、定长码B、2-4扩展码C、3-6扩展码D、哈夫曼编码
4、与线性流水线最大吞吐率有关的是(C)
A、各个子过程的执行时间B、最快子过程的执行时间
C、最慢子过程的执行时间D、最后子过程的执行时间
5、与全相联映象相比,组相联映象的优点是(A)
A、目录表小B、块冲突概率低
C、命中率高D、主存利用率高
6、程序员编写程序时使用的访存地址是(D)
A、主存地址B、物理地址C、有效地址D、逻辑地址
7、在顺序流动的指令流水线中,可能发生的相关有(B)
A、同一条指令的读操作和写操作之间的先写后读相关
B、先流入的指令的写操作与后流入的指令的读操作之间的先写后读相关
C、后流入的指令的写操作与先流入的指令的读操作之间的先读后写相关
D、两条指令的写操作之间的写-写相关
8、设置中断屏蔽码可以改变(B)
A、多个中断源的中断请求优先级B、多个中断服务程序被开始执行的次序
C、CPU对多个中断响应的优先次序D、多个中断服务程序执行完的次序
10、通道最大流量等于通道实际流量时,有可能发生局部的数据丢失,这是因为(C)
A通道流量匹配的要求不合理
B多个外设的数据传输速率之和大于通道最大流量
C通道没有空闲的工作周期及时响应优先级低的外设的个别数据传送请求
D通道在数据传送过程中丢失数据
1、不同系列的机器之间,实现软件移植的途径不包括(B)
A、采用统一的高级语言B、采用统一的汇编语言
C、模拟D、仿真
2、多处理机上两个程序之间若有先写后读的数据相关,则(B)
A、可以并行执行B、不可能并行
C、任何情况均可交换串行D、必须并行执行
3、采用先行控制技术必须增设(D)。
A、指令缓冲栈B、先行操作栈C、数据缓冲栈D、以上都需要
6、指令流水线属于(C)
A、操作流水线B、部件级流水线
C、系统级流水线D、处理机级流水线
7、按Cache地址映像的块冲突概率从高到低的顺序是(A)
A、直接映像、组相联映像、全相联映像
B、全相联映像、组相联映像、直接映像
C、组相联映像、直接映像、全相联映像
D、全相联映像、直接映像、组相联映像
1、系列机在软件兼容上应做到(B)
A向前兼容,并向上兼容B、向后兼容,力争向上兼容
C、向前兼容,并向下兼容D、向后兼容,力争向下兼容
7、指令的二次交叉执行方式是指(B)
A、同时解释执行相邻的2条指令
B、把指令的解释执行过程分为指令分析和指令执行2个子过程交叉执行
C、一条指令的取指、分析与执行同时解释执行
D、取指K,分析K+1与执行K+2同时解释执行
8、虚拟存储器常用的地址映像是(A)
A全相联映像B、组相联映像
C、直接映像D、以上三种
9、直接存储器访问方式的并行性是指(C)
A、多个外设可同时并行地通过DMA控制器进行数据传送
B、外设和主存储器并行工作
C、CPU和DMA控制器并行工作
D、CPU和主存储器并行工作
3、DMA方式的并行性是指(D)
A.多个外设可同时并行地通过DMA控制器进行数据传送
B.外设和主存储器并行工作
C.CPU和主存储器并行工作
D.CPU和DMA控制器并行工作
5.浮点数表示的尾数的基Rm=16,尾数的长度P=8,可表示的规格化最大正尾数的值是(D)
A.0.5B.0.125C.0.25D.1/16
3、非线性流水线的特征是(C)
A、一次运算中使用流水线中的多个功能段
B、一次运算中要多次使用流水线中的某些功能段
C、流水线中某些功能段在各次运算中的作用不同
D、流水线的各功能段在不同运算中可以有不同连接
二、填空题:
1、计算机实现是指计算机组成的物理实现,而计算机组成则是计算机系统结构的逻辑实现.
2、按照在同一时间内是否能够连接成多种方式,同时执行多种功能,可以把非线性流水线分为静态流水线和动态流水线。
3、地址映象是指将每个虚存单元按一定规则装入主存;地址变换是指程序执行中,如何将多用户虚地址变换成对应的主存实地址。
4、CPI表示执行每条指令所需的_时钟周期数
5、按照Flynn分类法,根据指令流和数据流的不同组织方式,计算机系统的结构可以分为SISD(单指令流单数据流)、MISD(多指令流单数据流)、单指令多数据流和多指令多数据流。
6、数组多路通道与设备之间的数据传送的基本单位是数据块
7、目前常用的基本输入输出方式有如下三种查询方式,中断方式和DMA方式。
8、为了满足向量计算机中运算器带宽的要求,通常有两种向量处理机结构,它们是和。
3、流水线消除速度瓶颈的方法是瓶颈段细分方法如瓶颈段重复设置方法。
4、就其本质而言,局部性原理包括时间局部性和空间局部性两部分。
5、CPU响应中断后,硬件自动关中断是为了使CPU不再响应其他中断请求,使保存断点及现场信息的工作不受干扰。
在保存现场之后和执行中断服务功能之前,应使CPU开中断,是为了能实现多重中断。
2、CISC中,各种指令的使用频率相差很悬殊,大量的统计数字表明,大约有20%的指令使用频率比较高,占据了80%的处理机时间。
3根据所采用的地址映象和地址变换方法的不同,有多种类型的Cache,如全相联映象、组相联映象和直接映象。
5、按照流水线的各个功能段之间是否有反馈信号,可以把流水线分为线性流水线和非线性流水线。
1、当两个虚页要求装入同一主存页面的位置时,称为页面争用;当发生页面失效,同时又发生页面冲突时,需要进行。
3、假设高速缓存Cache工作速度是主存的5倍,且cache被访问命中的概率为90%,则采用Cache后,能使整个存储系统获得的加速比为3.57。
2、假设将某系统某一部件的处理速度加快到10倍,但该部件的原处理时间仅为整个运行时间的40%,则采用加快措施后能使整个系统的性能提高1.56倍。
4、就其本质而言,局部性原理包括时间局部性和空间局部性两部分。
5、若通道连接的外设台数为p,外设i的数据传输速率为fi,那么,字节多路通道的实际流量fbyte=,选择通道的实际流量fselect=,数组多路通道的实际流量fblock=。
1、数据存储空间的编址单位有字节编址、按字编址和编址。
2、先行控制技术的关键是缓冲技术和预处理技术。
3、Cache存储器采用组相联映像是指组间采用直接映像,组内各块之间是全相联映像。
4、常用的3种基本输入输出方式是查询方式、中断方式和DMA方式。
1、实现程序移植的主要途径有统一高级语言、模拟、仿真、系列机。
2、只需要通过该层的语言就可以使用机器,而不必关心其下层的机器级是如何工作和如何实现各自功能的,这一性质称为透明性。
3、在Cache存储器中,CPU每次可在写Cache的同时也写入主存,也可以在发生块替换的时候才写回主存,这2种保持Cache一致性的方法中,前者称为写通过,
后者称为写回式。
4、在程序控制输入输出方式中,由CPU执行用户程序来完成输入输出工作;在中断输入输出方式中,由执行程序来完成输入输出工作;在通道输入输出方式中,由执行来完成输入输出工作。
三、名词解释:
RISC==》精简指令集计算机。
虚拟存储器==》是主存储器联机外部存储器层次结构进一步发展和完善,主要是为了克服主存储容量满足不了要求而提出来的。
向量处理机==》对于向量处理,将向量数据表示和流水线技术结合起来,就构成了向量处理机
流水线的吞吐率==》吞吐率是流水线单位时间内能流出的任务数或结果数。
Amdahl定律==》当对一个系统中的某个部件进行改进后,所能获得的整个系统性能的提高,受限于该部件的执行时间占总执行时间的百分比。
透明性==》在计算机技术中,把这种本来存在的事物或属性,但从某种角度看又好像不存在的概念称为透明性。
地址映象==》是指把主存地址空间映像到Cache地址空间。
中断源==》引起中断的各种事件。
局部性原理==》时间局部性和空间局部性
流水线的链接
链接技术
数据相关
地址变换==》是指当程序已经装入到Cache之后,在实际运行过程中,把主存地址变换成Cache地址。
虚拟存储系统==》有主存储器与联机的外部存储器构成,采用硬件和软件相结合的方法来调度。
中断响应时间==》是指中断源从发出中断请求到进入中断处理程序这段时间。
非线性流水线==》流水线中除有串行连接的通路外,还有反馈回路。
静态流水线==》在同一时间内,流水线的各段只能按同一种功能的连接方式工作。
数据表示==》计算机硬件能直接识别,可以被指令系统直接调用的那些数据类型。
CPI==》每条指令执行的平均时钟周期数
吞率==》在单位时间内流水线所完成的任务数或输出结果的数量。
四、判断题
1、扩展编码要求所有的短码都不能是长码的前缀,否则会产生解码不惟一的问题(T)
2无论采用何种方法,只要消除流水线的瓶颈段就能提高流水线的吞吐率和效率(F)
3、FIFO、LRU和OPT等替换算法都是根据虚页的过去使用情况来确定被替换页的(F)
4、在直接存储器访问方式中,DMA控制器接收外设的DMA请求后,就可在DMA控制器的管理下,在主存和外设之间传送数据。
(T)
1、带标志符的数据表示增大了数据字的字长,从而会增大目标程序在这种机器上运行时所占用的存储空间(F)
3、输入输出系统的设备无关性是指计算机系统通过一些独立与具体外设的标准I/O接口来连接各种外设(T)
4、当通道实际流量大于通道最大流量时,可以通过配置缓冲存储器来暂存未及时传送的数据,从而避免数据丢失。
(F)
1、当访存发生页面失效时,就需要进行页面替换(F)
2浮点数据表示可以表示示数范围内的所有实数(F)
3、把瓶颈段进一步细分可以消除瓶颈段(T)
4、通过设置中断屏蔽码,可以动态改变中断响应的次序(F)
四、综合题
1、(10分)某计算机有7条指令,它们的使用频率分别为:
0.41,0.30,0.10,0.08,0.05,0.03,0.03
要求:
分别用霍夫曼编码和扩展编码对其操作码进行编码,其中限定扩展编码只能有2、4两种长度。
(1)画出霍夫曼编码时的霍夫曼树。
(2)列出各种指令的霍夫曼编码及其扩展编码对应表。
(3)求出霍夫曼编码及2-4扩展编码的平均码长。
2、假设在一个采用组相联映象方式的Cache中,主存由B0-B7共8块组成,Cache有2组,每组2块,每块的大小为16个字节,采用LFU块替换算法。
在一个程序执行过程中依次访问这个Cache的块地址流如下:
B6,B2,B4,B1,B4,B6,B3,B0,B4,B5,B7,B3
(1)写出主存地址的格式,并标出各字段的长度
(2)写出Cache地址地址的格式,并标出各字段的长度
(3)如果采用全相联映像方式,计算Cache的命中率,要求有相应的过程图示说明
解:
⑴主存地址的格式为:
高低
1bit区号
1bit组号
1bit组内块号
4bit块内地址
⑵ Cache地址的格式为:
高低
1bit组号
1bit组内块号
4bit块内地址
⑹ 采用LRU替换算法,Cache的块命中率为:
4/12≈0.33。
访问流
B6
B2
B4
B1
B4
B6
B3
B0
B4
B5
B7
B3
统计
C0
B4
B4*
B4
B4
B4
B4*
B4
B4*
B4*
B4*
命中
4次
C1
B1
B1*
B1*
B1*
B0
B0*
B5
B5
B5
C2
B6
B6*
B6*
B6*
B6*
B6
B6*
B6*
B6*
B6*
B7
B7*
C3
B2
B2
B2
B2
B2*
B3
B3
B3
B3
B3*
B3
动作
调入
调入
调入
调入
命中
命中
调入
调入
命中
调入
调入
命中
3、fp操作的比例为25%,FP操作的平均CPI=4.0,其他指令的平均CPI为1.33,FPSQR操作的比例为2%,FPSQR的CPI为20。
假设有两种设计方案,为别把FPSQR操作的CPI和所有的FP操作的CPI减为2。
试利用CPU性能公式比较这两种方案哪一个更好。
解:
首先我们观察只改变CPI而时钟频率和指令条数保持不变的情况。
没有采取提高措施之前原系统的CPI为:
采用方案1(使FPSQR操作的CPI为2)后,整个系统的CPI为:
同样方法可以计算出采用方案2(提高所有FP指令处理速度的措施)后,整个系统的CPI为:
显然,提高所有FP指令处理速度的方案要比提高FPSQR处理速度的方案要好。
方案2的加速比为:
=1.33
4、已知:
有一个5段流水线,其预约表如下:
1
2
3
4
5
6
7
S1
√
√
S2
√
√
S3
√
√
S4
√
S5
√
√
(1)列出禁止表F及原始冲突向量:
(2)画出用冲突向量表示的流水线状态图
(3)计算出每种调度法的平均间隔拍数,井选出最佳调度方案。
5、有一个Cache存储器,主存有B0-B7共8块组成,Cache有4块,采用组相联映象,组内块数为2块,每块大小为16个字节。
采用LRU替换算法。
(1)写出主存地址和Cache地址得格式,并指出各字段得长度。
(2)画出主存各块与Cache各块之间得映象关系。
(3)某程序运行过程中,访存得主存块地址流为
1,2,4,1,3,7,0,1,2,5,4,6,4,7,2
说明该程序访存对Cache得块位置的使用情况,指出发生块失效且块争用的时刻,计算Cache命中率。
6、有5个中断源D1、D2、D3、D4、D5,优先级从高到低1、2、3、4、5,已知各种中断处理程序的中断屏蔽码设置如下表所示,中断屏蔽位为“0”表示该中断源被屏蔽;“1”对应开放。
中断源
中断屏蔽码
D1
D2
D3
D4
D5
D1
1
0
0
0
0
D2
0
1
0
0
0
D3
1
0
1
0
0
D4
1
1
0
1
1
D5
1
1
1
0
1
(1)5个中断源同时请求中断服务时,处理机响应次序是什么?
实际中断处理次序是什么?
(2)假设从处理机响应中断源的请求到第一次开中断所用时间为1个单位时间,处理机运行中断服务程序的其他部分所用时间为4个单位时间。
在执行用户程序时,同时发生第3、4级和第5级中断请求;过了3个单位时间之后,又同时发生第1、2级中断请求。
请画出中断处理程序的运行过程示意图,说明中断处理次序。
7、有一个5段流水线,各段执行时间均为△t,其预约表如下表所示:
T1
T2
T3
T4
T5
T6
T7
S1
√
√
S2
√
√
S3
√
√
S4
√
√
S5
√
√
(1)画出流水线调度的状态有向图。
(2)分别求出允许不等时间间隔调度和等时间间隔调度的两种最优调度策略,以及这两种调度策略的流水线最大吞吐率
(3)若连续输入10个任务,求等时间间隔调度的流水线实际吞吐率和加速比。
8、(7分)某个处理机的时钟频率为15MHZ,执行测试程序的速率为10MIPS,假设每次存储器存取需要1个时钟周期的时间,试问:
(1)CPI值是多少?
(2)假设将处理机的时钟频率提高到30MHZ,但存储器的工作速率不变,这使得每次存储器存取需要2个时钟周期,如果测试程序的30%指令需要1次访存,5%的指令需要2次访存,其他指令不需要访存,试求测试程序在改进后的处理机上执行的MIPS。
解:
(1)由MIPS=时钟频率/(CPI×106),
则有:
CPIA=时钟频率/(MIPS×106)=1.5。
(2)当时钟频率为15MHZ时,假设不进行存储操作指令的CPI为x,则要进行一次存储操作指令的CPI为1+x,要进行二次存储操作指令的CPI为2+x,因此有:
1.5=x×65%+(1+x)×30%+(2+x)×5%
解得x=1.1
当时钟频率为30MHZ时,不进行存储操作指令的CPI不变为1.1,要进行一次存储操作指令的CPI为2+x=3.1,要进行二次存储操作指令的CPI为4+x=5.1,因此平均CPI为:
CPIB=1.1×65%+3.1×30%+5.1×5%=1.9
所以MIPSB=时钟频率/(CPIB×106)=(30×106)/(1.9×106)=15.8
9/在CRAY-1机上,V为向量寄存器,设向量长度为32,s为标量寄存器,所有浮点功能执行部件的执行时间分别为:
加法需6拍,相乘需7拍,从存储器读数需6拍,求倒数近似值需14拍,打入寄存器和启动功能部件(包括存储器)各需1拍,问下列指令中哪些指令可以链接?
哪些指令可以并行执行?
试说明其原因并分别计算出各指令组全部完成所需要的拍数。
(1)V2←V0*V1V3←存储器V4←V2+V3
(2)V0←存储器V3←V1+V2V4←V0*V3V6←V4+V5
(3)V0←存储器V2←V0+V1V3←V2*V1V5←V3+V4
解:
(1)前两条指令之间没有数据相关和功能部件冲突,可以并行执行。
计算第1条指令的第1个分量需要9拍(包括打入寄存器和启动功能部件),完成第2条指令的第1个分量需要8拍。
由于执行第3条指令所需要的两个源操作数不能同时产生,因此,第3条指令不能与第1及第2条指令链接执行。
共需要时间:
9+31+8+31=79(拍)另外,如果第2条指令比第1条指令晚1拍开始执行,则执行第3条指令所需要的两个源操作数就能够同时产生,则第3条指令可以与第1及第2条指令链接执行。
共需要时间:
9+8+31=48(拍)
(2)前两条指令之间没有数据相关和功能部件冲突,可以并行执行,并与第3条指令链接执行,再与第4条指令链接执行。
共需要时间:
8+9+8+31=56(拍)(4)第1条指令与第2条指令链接执行。
由于第2条指令与第3条指令之间有读读数据相关,不能链接执行,只能串行执行。
第3条指令与第4条指令可以链接执行。
共需要时间:
8+8+31+9+8+31=95(拍)
10、有5个中断源D1、D2、D3、D4、D5,中断响应优先次序为1、2、3、4、5,已知各中断处理程序的中断屏蔽码设置如下表所示,中断屏蔽位为“1”表示该中断源被屏蔽;“0”对应开放。
中断源
中断屏蔽码
D1
D2
D3
D4
D5
D1
1
1
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