CycloneFPGA FamilyEP1C3T100C8t中文.docx
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CycloneFPGAFamilyEP1C3T100C8t中文
CycloneFPGAFamilyEP1C3T100C8-datasheet
简介
可编程阵列场thecyclonetm门系列是基于1.5-V,0.13μm,整个覆铜SRAM的工艺流程,并且密度达到20060逻辑元素(LEs)and达到288KbitsRAM。
初步信息
为clocking环(锁相环PLLs)和专用双数据率(DDR)DDRSDRAM接口满足快速循环存储器RAM(FCRAM)Cyclone设备的要求,是经济有效的解决方案,用于数据路径应用。
Cyclone设备支持不同的I/O标准,包括:
LVDS数据速率达到311每秒(Mbps)和66–MHz,32-bit的外围组件互连(PCI),用于接口且支持ASSP和ASIC器件。
Altera公司提供新的低成本串行设备配置用到Cyclone设备配置。
特征特征
■2910-20060LEs,见表1
■高达294912内存位(36864字节)
■支持通过低成本串行配置设备配置
■支持LVTTL、LVCMOS、SSTL-2和SSTL–3的I/O标准
■支持66-MHz的32-bit的PCI标准
■低速(311Mbps的LVDS的I/O)的支持
■每个设备提供多达两个PLLs时钟倍增和相位移位
■多达八个全局时钟线与六个时钟资源可用逻辑阵列块(LAB)行
■支持外部存储器,包括DDRSDRAM(133MHz),FCRAM和单数据速率(SDR)SDRAM
■支持多知识产权(IP)核心,包括:
AlteraⅡMeGaCore函数与Altera功能函数程序(AMPPM)功能。
表1、Cyclone器特性
注释:
(1)此参数包括全局时钟引脚。
四方扁平包装(QFP)和节省空间的Cyclone装置是可用的。
FILLYNBGA-包(见表2至3)。
表2注释:
(1)TQFP:
薄型四方扁平封装。
PQFP:
塑料四方扁平封装。
(2)Cyclone装置支持同一封装内的垂直迁移(即,设计者可以在EP1C3之间器件在144引脚TQFP封装和EP1C6器件中的同一封装迁移))。
功能描述
Cyclone装置包含一个二维行和列基实现自定义逻辑的体系结构。
在LABs和嵌入式内存块之间列和行互连提供不同的速度信号互连。
逻辑阵列由LABs组成,每个LABs有10个LES。
提供用户逻辑功能提供有效实现的逻辑单元LE。
LABs通过设备分组成行和列。
Cyclone设备的范围在2910至20060LES之间。
M4KRAM块是真正的双端口存储器块与4K位存储器加奇偶校验(4608位)。
这些块提供专用的真双端口,简单双端口,或单端口存储器多达36位宽高达200兆赫。
这些块被分组成跨设备的列。
在某些LABs之间。
Cyclone器提供60到288千比特的嵌入式RAM。
每个Cyclone器件I/O引脚由位于I/O元件(IOE)馈送。
LABs外围的行和列的末端。
输入输出引脚支持各种单端和差分I/O标准,如66MHz、32位PCI标准和LVDSI/O标准311Mbps。
每个IOE包含一个双向I/O缓冲器和三个寄存器。
用于注册输入、输出和输出使能信号。
双重目的DQS、DQ和DM引脚以及延迟链(用于相位对齐DDR信号)提供与外部存储器设备的接口支持,例如:
DDRSDRAM和高达133MHz(266Mbps)的FCRAM设备。
Cyclone装置提供全局时钟网络和多达两个PLL。
这个全局时钟网络由八个驱动的全局时钟线组成,贯穿整个设备。
全局时钟网络可以提供时钟。
对于设备内的所有资源,例如IOEs、LES和内存块。
全局时钟线也可用于控制信号。
Cyclone锁相环提供具有时钟倍增和相位的通用时钟高速差分I/O的移位和外部输出支持。
图1显示了CycloneEP1C12装置的示意图。
M4KRAM块、PLL、行和列的数目是不同的装置。
表4列出了在每个Cyclone装置中可用的资源。
逻辑数组每个LABs由10个LES块组成,LE进位链,LABs控制信号,一个本地互连、查找表(LUT)链和寄存器链连接线。
本地互连在相同LABs的LES之间传输信号。
LUT链连接将一个LE的LUT的输出转移到在同一LABs内用于快速顺序LUT连接的相邻LE。
寄存器链连接将一个LE寄存器的输出传递给LABs中相邻的LE寄存器。
Quartus®II编译器位置相关的逻辑在LABs或相邻LABs,允许使用本地,LUT链和寄存器链连接的性能和面积效率。
图2详细描述了CycloneLABs。
LABs互连
在同一LABs里,LABs的本地互连可以驱动LEs。
本地互连由列和行互连和LE驱动。
在同一LABs内的输出:
相邻LABs、PLL和M4KRAM从左边和右边的块也可以驱动LABs的本地互连。
通过直接链路连接,直接链路连接特性最小化行和列互连的使用,提供更高的性能和灵活性。
通过每个LE可以快速驱动其他30个LES本地和直接链路互连。
图3显示了直接链接连接。
LABs控制信号
每个LABs都包含专用的逻辑来驱动控制信号到LES。
控制信号包括两个时钟,两个时钟使能,两个时钟。
异步清除,同步清除,异步预置/加载,同步加载,加/减控制信号。
这给出了一个每次最多10个控制信号。
虽然同步负载和在实现计数器时通常使用清晰的信号,它们也可以与其他功能一起使用。
每个LAB可以使用两个时钟和两个时钟使能信号。
每个LABs时钟和时钟使能信号被链接。
例如,任何一个使用LabCLK1信号的特定LABs也将使用LabCKNEA1。
如果LABs使用时钟的上升沿和下降沿,它同时使用两者。
LABs宽时钟信号。
断言时钟使能信号将关闭。
LABs宽时钟。
每个LABs可以使用两个异步清除信号和一个异步信号。
加载/预置信号。
异步负载在异步负载数据输入并列高。
利用LABs广泛的ADNNSB控制信号,单个LE可以实现一位加法器和减法器。
这节省了资源和改善逻辑功能(如DSP相关器和符号)的性能相加相减相乘的乘法器数据。
LABs排时钟(5…0)和LABs本地互连产生LABWEW控制信号多轨互连的固有低歪斜除了数据之外,还允许时钟和控制信号分布。
图4显示了LABs控制信号产生电路。
逻辑元素:
Cyclone结构中最小的逻辑单元LE,是紧凑的并提供先进的功能和高效的逻辑利用。
每一LE包含一个四输入LUT,它是一个函数生成器实现任何四个变量的函数。
此外,每个LE包含一个具有进位选择能力的可编程寄存器和进位链。
一个LE还支持动态单位加法或减法模式由LABs范围的控制信号选择。
每个LE驱动所有类型的互连:
本地、行、列、LUT链、寄存器链和直接链路互连。
请参阅图5。
每个LE的可编程寄存器可以配置为D、T、JK或SR操作。
每个寄存器都有数据,真正的异步负载数据,时钟,时钟使能,清除,异步加载/预设输入。
全局信号,通用I/O引脚,或任何内部逻辑可以驱动寄存器时钟和清晰的控制信号。
通用I/O引脚或内部逻辑可以驱动时钟启用、预设、异步加载,以及异步数据。
异步负载数据输入来自数据输入的LE。
对于组合函数,LUT输出绕过寄存器并直接驱动到LE输出。
每个LE有三个输出来驱动本地、行和列路由资源。
LUT或寄存器输出可以独立地驱动这三个输出。
两列输出驱动列或行和直接链路路由连接和一个驱动本地互连资源。
这个允许LUT在寄存器输出驱动另一个输出时驱动另一个输出。
这个特性称为寄存器打包,提高了设备的利用率。
因为设备可以使用寄存器和LUT进行无关处理功能。
另一种特殊的打包方式允许寄存器输出。
反馈到同一LE的LUT中,以便寄存器被打包。
它自己的扇形LUT。
这提供了另一种适合的改进机制。
LE还可以推出注册和未注册版本的LUT输出。
LUT链与寄存器链
除了三个一般路由输出之外,在LABs内的LES具有LUT链和寄存器链输出。
LUT链连接允许LUTS在同一个LABs内级联,用于宽输入功能。
寄存器链输出允许同一LABs内的寄存器一起级联。
寄存器链输出允许LABs为单个LUT使用,LUT组合函数与用于非相关移位的寄存器注册实现。
这些资源加快了两者之间的联系。
LABs同时节省本地互连资源。
见“多轨互连”在第17页上的互连以获得关于LUT链和寄存器的更多信息链式连接。
附加子信号
LE的动态加法器/减法器功能通过使用一组LES节省逻辑资源来实现加法器和减法器。
这一特点由LABs范围的控制信号ADNNSUB控制。
附加子信号设置LAB执行A+B或A.B。
LUT计算相加、相减是通过加法的两个补码来计算的。
预期减法器LABs宽信号转换为两个互补信号通过反转LABs内的B位并设置进位=1来增加一个到最低有效位(LSB)。
加法器/减法器的LSB必须是放置在LABs的第一个LABs,LABs范围内的附加子信号自动将进位设置为1。
当用加法器/减法器参数化函数时,QuartusⅡ编译程序在使用时自动放置和使用加法器/减法器特征。
LE操作模式
Cyclone分离器可以以下列模式之一工作:
⏹正常模式
⏹动态算术模式
每个模式使用LE不同地资源。
在每个模式中,八个可用从LABs本地互连的四个数据输入到LE的输入,来自以前LE的carry-in0和carry-in1,LABs进行从先前的运载链LABs和寄存器链连接指向不同的目的地来实现期望的逻辑功能。
LABs范围的信号提供时钟,异步清除,异步预设/负载,同步清除,同步负载,
寄存器的时钟使能控制。
这些LABs范围的信号是可在所有LE模式。
ADNNSB控制信号允许在算术模式。
QuartusII软件,结合参数化函数如参数化模块(LPM)函数库,自动为计数器等常用功能选择合适的模式、加法器、减法器和算术函数。
如果需要,设计者可以还创建指定特定操作的专用函数,用于最佳性能的模式。
正常模式
正常模式适用于一般的逻辑应用和在正常模式下的组合函数,来自LABs的四个数据输入本地互连是对四输入LUT的输入(见图6)。
这个QuartusII编译器自动选择进位或DATA3信号作为LUT的输入之一。
每个LE可以使用LUT链连接到将它的组合输出直接驱动到LABs的下一个LE。
寄存器的异步负载数据来自DATA3输入的LE。
LES在正常模式支持填充寄存器。
动态算术模式
理想方式的动态算术模式是实现加法器、计数器、累加器、宽奇偶校验函数和比较器。
动态中的LE算术模式使用可配置为动态的四个2输入LUT加法器/减法器前两个2输入LUT计算两个求和基于1或0的可能进位;其他两个LUT生成进位。
进位选择电路的两个链的输出。
如图所示图7,LABs进位信号选择CARRY-IN0或CARRY-in1链。
所选链的逻辑电平依次决定哪一个并行和生成为组合或注册输出。
例如,当实现加法器时,和输出是选择两个可能的计算和:
DATA1+DATA2+CARRY-I0或DATA1+DATA2+CARRY-1。
其他两个LUT使用DATA1和DATA2信号生成两个LUT。
有可能执行一个进位信号1,另一个进位进位0。
CARRY-In0信号作为CARY-OUT0的进位选择输出和CARRY-in1充当CARY-OUT1的进位选择输出。
算术模式中的LES可以驱动注册和未注册版本的LUT输出。
动态算术模式还提供时钟使能,计数器使能,同步上下控制,同步清除,同步加载以及动态加法器/减法器选项。
LABs本地互连数据输入产生计数器启用和同步上/下控制信号,LABwide同步清除和同步加载选项影响LAB中所有寄存器的信号。
QuartusII软件自动将计数器中未使用的任何寄存器放入其他LABs。
附加的LABs的信号控制是否有作用作为加法器或减法器。
进位选择链
进位选择链提供了非常快速的进位选择功能在LEs在动态算术模式之间。
进位选择链使用冗余进位计算以提高进位函数的速度。
这个LE被配置为计算可能携带0和携带1的输出。
1个平行。
CARRY-IN0和CARRY-In1信号的低阶位通过并行进位链向高节位进位并输入LUT和下一部分的进位链。
携带选择锁链可以从LABs里的任何一个地方开始。
进位选择链的速度优势在并行预计算中。
携带链。
LABs进场选择预先计算进位链,不是每个LE都在关键路径中。
只有LABs间入代(LE5和LE10)之间的传播延迟是现在是关键路径的一部分。
这个特性允许Cyclone结构。
实现高速计数器、加法器、乘法器、奇偶校验函数、任意宽度的比较器。
图8显示了一个10位全加法器的进位选择电路。
LUT的一部分使用输入生成两位的和。
信号和适当的进位位;和被路由到输出。
乐。
寄存器可以绕过简单的加法器或用于累加器功能。
LUT的另一部分生成执行位。
LABs范围的进位位选择哪个链用于加法给定的输入。
每个链的进位信号,CARRY-In0或CARRY-In1,选择实现对进位信号的转发。
下一个高阶位。
最后的执行信号被路由到LE,将其馈送到本地、行或列互连。
QuartusII编译器自动创建进位链逻辑设计过程,或者设计者可以在设计过程中手动创建它。
条目。
参数化函数如LPM函数自动取值为适当的功能携带链的优势。
QuartusII编译器创建大于10LES的进位链。
自动链接LABs。
为了增强拟合,长进位链运行垂直允许快速水平连接到M4K内存块。
一个进位链可以一直延伸到一个完整的列。
清除预置逻辑控制LABs范围的信号控制寄存器的逻辑和预置逻辑信号。
LE直接支持异步清除和预置功能。
寄存器预置是通过异步负载实现的。
逻辑高点。
直接异步预置不需要非门回推技术。
Cyclone装置支持同时预置/异步加载和清除信号。
异步清除信号如果两个信号同时声明,则优先。
每个LABs支持多达两个清除和一个预设信号。
除了清晰和预置的端口之外,Cyclone器件还提供芯片宽度。
复位引脚(DEVFCLRN)重置设备中的所有寄存器。
选择权在QuartusII编译之前设置软件控制这个引脚。
这个芯片宽重置覆盖所有其他控制信号。
多道互连在Cyclone结构中,LEs、M4K存储器之间的连接块和设备I/O引脚由多轨道互连提供。
具有直接驱动技术的结构。
多道互连由连续的、性能优化的不同的路由线组成用于内部和内部设计块连接的速度。
夸特斯二世编译器自动将关键设计路径放置得更快互连以提高设计性能。
直接驱动技术是一种确定性的路由技术。
任意配置的相同路由资源使用情况在设备内。
多通道互连与直接驱动技术简化了基于块的设计集成阶段消除通常遵循设计的再优化周期变化和补充。
多轨互连由行和列互连组成。
跨越固定距离。
具有固定长度资源的路由结构对于所有的设备都允许可预测的和可重复的性能。
通过不同的设备密度迁移。
专用行将路由信号与LABs、PLL和M4K存储器互连同一行中的块。
这些行资源包括:
在LABs与相邻块之间的直接链路互连ΩR4互连穿过四个块向右或向左直接链路互连允许LABs或M4K内存块驱动。
进入其左右邻居的本地互连。
只有一面PLL块与直接链路和行互连连接。
直接链路互连提供相邻LABs之间的快速通信。
和/或不使用行互连资源的块。
R4互连跨越四个LABs,或两个LABs和一个M4KRAM。
块。
这些资源用于四LABs中的快速行连接。
区域。
每个LABs都有自己的一套R4互连来驱动左侧。
或者是对的。
图9显示了来自R4LABs的R4互连连接。
互连可以由M4K内存块、PLL驱动和驱动。
行IOES。
LABs接口,一个LABs或LABs邻居可以驱动一个给定的R4互连。
对于驱动到右侧的R4互连,主LABs和右邻居可以驱动互连。
对于R4向左驱动的互连、主LABs和它的左邻居可以驱动到互连。
R4互连可以驱动其他R4相互连接,以扩大他们可以驾驶的LABs范围。
R4互连还可以驱动C4互连以连接从一行到另一行。
列互连类似于行互连操作。
各LABs柱由专用柱互连提供,其中垂直地向和从LABs、M4K存储块和行路由信号和列IOES。
这些列资源包括:
LABs内的LUT链互连一个LABs内的寄存器链互连在一个UP上,C4互连穿过四个块的距离。
向下方向Cyclone装置包括LABs内的增强互连结构。
使用LUT链更快地将LE输出路由到LE输入连接连接和寄存器链连接。
LUT链式连接允许LE的组合输出直接驱动快速输入右下方的LE,绕过本地互连。
这些资源可作为大风扇的高速连接1到LE10在同一LABs中,寄存器链连接允许寄存器输出一个LE直接连接到寄存器的输入接下来是LABs里的快速移位寄存器。
QuartusⅡ编译程序自动利用这些资源提高利用率和性能。
图10显示了LUT链和寄存器链互连。
C4互连跨越四个LABs或M4K块上下或从A每个LABs都有自己的一套C4互连来驱动。
向上或向下。
图11显示了来自C4的C4互连连接LABs中的一个栏目。
C4互连可以驱动并由所有驱动。
体系结构块的类型,包括PLL、M4K内存块,以及列和行IOES。
LABs互连,初级LABs或LABs邻居可以驱动给定的C4互连。
C4互连可以驱动彼此扩展它们的范围以及驱动行互连。
列到列连接。
?
所有嵌入的块与逻辑阵列通信类似于LABs到-ABs接口。
每个块(即,M4K存储器或PLL)连接到行。
和柱互连,并具有由本地驱动的互连区域。
行和列互连。
这些块也有直接链接。
用于与相邻LABs快速连接的互连。
表5显示了Cyclone器的路由方案。
嵌入式内存
Cyclone嵌入式内存由列M4K内存块。
EP1C3和EP1C6设备有一列M4K块,EP1C12和EP1C20设备有两个列1页(见表1总内存位/密度)。
每个M4K块可以实现各种类型内存有或没有奇偶校验,包括真正dual-port的双端口,简单的dual-port和single-port随机存储器、只读存储器和FIFO缓冲区。
M4K块支持以下特性:
■4608内存碎片
■200MHz的性能
■真正的dual-port双端口内存
■简单dual-port双端口内存
■single-port内存
■字节使能
■奇偶校验位
■移位寄存器
■FIFO缓冲
■ROM
■混合时钟模式
内存模式
M4K内存块包括输入寄存器同步写和输出寄存器管道设计和改进系统的性能。
M4K块提供了一个真正的双端口模式来支持任何结合双端口操作:
两个读,两个写,或一个阅读和一个写在两个不同的时钟频率。
如图12显示
除了真正的双端口存储器,M4K内存块支持简单的双端口和单端口RAM。
简单双端口存储器支持同时读写。
单端口存储器支持非同步读写。
图13显示了这些不同的M4KRAM内存端口配置。
存储器块还允许混合宽度数据端口用于读取和在双端口RAM配置中写入RAM端口。
例如,存储器块可以在端口A以×1模式写入,并在×16读出。
B港模式。
Cyclone存储器结构可以实现完全同步RAM,通过将输入和输出信号都注册到M4KRAM块。
所有M4K内存块输入注册,提供同步写循环。
在同步操作中,内存块生成来自全局的自定时选通写使能(WREN)信号时钟。
相反,使用异步RAM的电路必须生成RAM的雷恩信号,同时确保其数据和地址信号满足设置。
并保持相对于WREEN信号的时间规范。
输出可以绕过寄存器。
伪异步读取是可能的。
通过读取读使能的M4K块的简单双端口模式读取负时钟边沿上的地址寄存器并绕过输出寄存器。
当配置为RAM或ROM时,设计器可以使用初始化。
文件预加载内存内容。
两个单端口存储器块可以在单个M4K中实现。
块,只要两个独立块大小中的每一个等于或小于超过一半的M4K块大小。
QuartusII软件自动实现更大的内存组合多个M4K内存块。
例如,两个256×16位RAM块可以组合形成一个256×32位RAM块。
记忆使用最大值不会降低内存块的性能。
允许的单词数。
使用小于逻辑内存块最大数量的单词并行使用物理块,消除任何会增加延迟的外部控制逻辑。
创造更大高速内存块,QuartusII软件自动实现将内存块与LE控制逻辑相结合。
奇偶校验位支持M4K块支持每个字节的奇偶校验位。
奇偶校验位使用内部LE逻辑,可以实现用于错误检测的奇偶校验。
确保数据完整性。
设计器还可以使用奇偶校验数据大小字存储用户指定的控制位。
字节启用也可用于数据写入操作期间的输入掩蔽。
移位寄存器支持设计器可以配置M4K内存块来实现移位。
用于诸如伪随机数的DSP应用的寄存器发电机、多通道滤波、自相关和互相关功能。
这些和其他DSP应用需要本地数据存储,传统上用标准触发器实现,可以快速为大移位寄存器消耗许多逻辑单元和路由资源。
一更有效的替代方案是使用嵌入式存储器作为移位寄存器。
块,它节省逻辑单元和路由资源,并提供更多信息。
高效的实现与专用电路。
W×M×N移位寄存器的大小由输入数据宽度决定。
(w),抽头的长度(m)和抽头数目(n)。
A的大小
W×M×N移位寄存器必须小于或等于最大数在M4K块(4608位)中的存储器位。
班次总数寄存器输出(抽头数××宽度W)必须小于M4KRAM块的最大数据宽度(×36)。
创造更大的转变寄存器,多个内存块级联在一起。
数据写入时钟的下降沿的每个地址位置。
从时钟的上升沿读到地址。
移位寄存器模式逻辑自动控制正、负边时钟在一个时钟周期内移位数据。
图14显示了M4K内存在移位寄存器模式中阻塞。
内存配置大小内存地址深度和输出宽度可以配置为4096×1,2048×2,1024×4,512×8(或512×9位)256×16(或256×18)位)和128×32(或128×36位)。
128×32或36位配置在真正的双端口模式中不可用。
混合宽度配置也可以,允许不同的读写宽度。
表6和表7总结可能的M4KRAM块配置。
字节使能
当写入端口具有数据宽度时,M4K块支持字节写入。
16,18,32或36位。
该字节允许输入数据被屏蔽。
因此,设备可以写入特定的字节。
未写入字节保留以前的书面价值。
表8总结了字节的选择。
控制信号与M4K接口M4K块允许在它们的输入和输出上使用不同的时钟。
两个时钟块中的任一个可以时钟M4K块寄存器。
(ReNe,地址,字节使能,DATAIN和输出寄存器)。
只有可以绕过输出寄存器。
六LabCLK信号或局部互连线可以驱动用于A和B端口的控制信号。
M4K块。
LES还可以控制CcLogyA,CcLogyB,RunWeia,RunWeib,CrRyA,CrRyb,CoCKNYNAA和CoCKNENB信号,AS如图15所示。
来自相邻LABs的R4、C4和直接链路互连驱动M4K阻塞本地互连。
M4K块可以与左边或右边的LABs通过这些行资源或在列或右边的列中使用列资源。
高达10个直接链接输入连接到M4K块是可能的。
相邻LABs和另外10个可能来自右侧相邻LABsM4K块输出还可以通过10直接连接到左和右LABs。
链路互连。
图16显示了M4K块到逻辑阵列接口。
独立时钟模式
M4K内存块实现独立的时钟模式双端口存储器。
在这种模式下,每个端口都有一个单独的时钟。
(端口A和B)。
时钟A控制端口A上的所有寄存器,而时钟B控制端口B上的所有寄存器。
每个端口A和B,也支持独立时钟启用和异步清除信号端口A和B寄存器。
图17显示了一个M4K内存块独立时钟模式。
输入/输出时钟模式
输入/输出时钟模式可以实现为真和简单的双端口存储模式。
在两个端口中的每一个,A或B,一个时钟控制输入到存储器块的所有寄存器:
数据输入,鹪鹩和地址。
另一个时钟控制块的数据输出。
寄存器。
每个内存块端口A或B也支持独立的。
输入和输出的时钟启用和异步清除信号寄存器。
图18和图19显示了输入/输出时钟中的内存块模式。
读/写时钟模式
M4K内存块实现简单的读/写时钟模式双端口存储器。
在这种模式下,设计者最多可以使用两个时钟。
写入时钟控制块的数据输入、写入
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