LC4128Lattice ispMACH4000设计指南及常见问题解答.docx
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LC4128LatticeispMACH4000设计指南及常见问题解答
LatticeispMACHTM4000V/B/C/Z
设计指南及常见问题解答
1介绍
ispMACH4000器件包括3.3V、2.5V和1.8V三个系列。
4000C是世界上第一款1.8V在系统可编程CPLD系列。
ispMACH4000系列器件集业界领先的速度性能和最低动态功耗于一身,其支持的I/O电压标准为:
3.3V、2.5V、1.8V。
1.1特征
∙器件使用0.18μmE2CMOS技术,有3.3V(4000V),2.5V(4000B),1.8V(4000C/ZC)三个系列
∙高性能:
fMAX=400MHz,tPD=2.5ns
∙芯片的结构由通用逻辑块GLB,全局布线区GRP和I/O单元组成
∙每个GLB块由16个宏单元组成,每个GLB块有36个输入和83个输出乘积项
∙全局输出使能引脚(4个:
GOE0,GOE1,GOE2,GOE3),全局时钟引脚(4个:
CLK0,CLK1,CLK2,CLK3)
∙增强功能宏单元:
单独的时钟,复位,置位,时钟使能控制
∙每个I/O口都有单独的输出使能控制
∙I/O标准支持:
LVTTL,LVCMOS3.3/2.5/1.8和PCI,且I/O为LVTTL,LVCOMS3.3和PCI时容忍5V输入
∙支持集电极开路输出(用于不同电平的匹配,例如,5V,9V,12V…TTL电平等),总线保持功能(也称为友好总线,用于防止三态总线噪声),内部提供上拉电阻,下拉电阻
∙可设置输出电压摆率
∙热插拔支持(上下电时输入漏电流小于150uA)
∙支持多种温度范围,Commercial(0-90℃Junction),Industrial(-40-105℃Junction),Automotive(-40-130℃Junction)
∙兼容IEEE1149.1边界扫描标准
∙兼容IEEE1532在系统编程标准
∙可加载至少1000次,数据保持20年不丢失
∙低的静态和动态功耗,静态电流10μA(4032ZC),1.8mA(4000C)
1.2产品系列和器件选择手册
表1.ispMACH4000V/B/C系列器件选择手册
ispMACH4032V/B/C
ispMACH4064V/B/C
ispMACH4128V/B/C
ispMACH4256V/B/C
ispMACH4384V/B/C
ispMACH4512V/B/C
Macrocell
32
64
128
256
384
512
I/OOptions
30/32
30/32/64
64/92
64/128/160
128/192
128/208
tPD(ns)
2.5
2.5
2.7
3.0
3.5
3.5
tS(ns)
1.8
1.8
1.8
2.0
2.0
2.0
tCO(ns)
2.2
2.2
2.7
2.7
2.7
2.7
fMAX(MHz)
400
350
333
322
322
322
Supply(V)
3.3/2.5/1.8
3.3/2.5/1.8
3.3/2.5/1.8
3.3/2.5/1.8
3.3/2.5/1.8
3.3/2.5/1.8
Package
44TQFP
44TQFP
48TQFP
48TQFP
100TQFP
100TQFP
100TQFP
128TQFP
144TQFP(V)
144TQFP(V)
176TQFP
176TQFP
176TQFP
256fpBGA
256fpBGA
256fpBGA
表2.ispMACH4000Z系列器件选择手册
ispMACH4032Z
ispMACH4064Z
ispMACH4128Z
ispMACH4256Z
Macrocell
32
64
128
256
I/OOptions
32
32/64
64/96
64/96/128
tPD(ns)
3.5
3.7
4.2
5.0
tS(ns)
2.2
2.7
2.7
3.0
tCO(ns)
3.0
3.2
3.9
3.9
fMAX(MHz)
267
250
220
200
Supply(V)
1.8
1.8
1.8
1.8
Package
48TQFP
48TQFP
56csBGA
56csBGA
100TQFP
100TQFP
100TQFP
132csBGA
132csBGA
132csBGA
Note1:
ispMACH4000系列器件设计中不同密度、相同封装的器件是引脚兼容的。
而且,器件结构确保设计迁移的成功率。
Note2:
4000Z,4000C和4000B系列支持commercial,industry应用,4000V系列支持commercial,industrial,automotive应用。
Note3:
4000V/B/C系列为dualmark芯片,例如LC4128C-5T100C,在此芯片上同时也被标注为-75I.也就是说此芯片可作为5nscommercial芯片用,也可作7.5nsindustrial芯片用。
1.3性能分析
1.3.1超快性能
∙2.5nstPD引脚到引脚延时
∙400MHz系统性能
ispMACH4000系列是世界最快的CPLD.图1显示ispMACH4000B同AlteraMAX7000B和XilinxXC9500XV的比较
0
50
100
150
200
250
300
350
32
64
128
256
384
512
Macrocells
ispMACH4000B
MAX7000B
XC9500XV
ispMACH4000
最快!
fMAX(MHz)
图1.ispMACH4000Bvs.Competition
ispMACH4000器件支持3种速度路径.例如,ispMACH4256器件能提供以下路径
1)5-PTfastbypasspath=3.0ns
2)20-PTSpeedLockingpath=4.0ns
3)Upto80-PTWidepath=5.0ns
Figure2.显示当乘积项增加时ispMACH4256同AlteraMAX7256B的比较.在相同的Tpd延时情况下,ispMACH4256能提供给每个宏单元的乘积项是MAX7256B的16倍
0
5
10
15
5
20
40
60
80
ProductTerms
Lattice
ispMACH4256-
FASTEST!
Delay-tPD(ns)
Altera
MAX7256B
图2.ispMACH4000vs.MAX7256BtPD
1.3.2最低功耗
由于使用高级电可擦除低功耗单元和非灵敏放大器方案,ispMACH4000器件提供低静、动态功耗。
∙静态Icc电流:
4000Z(1.8V)为20-30μA,4000C(1.8V)系列为1–3mA,4000V/B系列为9–15mA(2.5V)
∙对256个宏单元器件,频率为100MHz时,其动态电流Icc:
39.2mA
图3、图4所示为ispMAC4256V/B/C和ispMACH4000Z与其他厂商同类器件的功耗比较。
0
50
100
150
200
250
300
350
400
0
50
100
150
200
250
Frequency(MHz)
Icc(mA)
300
Xilinx3256XL
“CoolRunner”
(3.3V)
AlteraMAX7256B
(2.5V)
XilinxXC95288XV
(2.5V)
ispMACH4256V/B
(2.5V)
Note:
DashedLinesforCompetitive
“LowPower”Modes
ispMACH4256C
(1.8V)
图3.PowerConsumptionComparison
CoolRunnerII1.8V2(SlowerSpeedggGrades)
CoolRunner3.3V1
0.5
(MHz)
(MHz)
100
200
300
ispMACH4000Z1.8V1
Industry’sLowestDynamicPowerCPLDs!
1.Basedon32MCDevice2.Basedon64MCDevice
1.0
1.5
2.0
Dynamicpower/mc
(mw/mc)
Figure4.
图4.ispMAC4000Z与其他厂商同类器件的功耗比较
2体系结构概述
2.1ispMACH4000体系结构
ispMACH4000系列器件由布线池(GRP),通用逻辑块(GLB),输出布线池(ORP)及I/O块组成。
它可提供从2个GLB的ispMACH4032到32个GLB的ispMACH4512多种器件。
图5.ispMACH4000功能块框图
每个GLB由可编程与阵列(从GRP来的36个输入和83个输出乘积项),逻辑分配器,16个宏单元和GLB时钟发生器组成。
图6.GLB结构框图
每个与阵列有36个输入,83个乘积项输出。
图7.Andarray
图8.Macrocell结构图
2.2结构特征
2.2.1逻辑分配器和3种速度路径
ispMACH4000逻辑分配器能提供3种速度路径的高性能:
∙5-PTFastBypasspath
∙20-PTSpeedLockingpath
∙Upto80-PTWidepath
下图显示了宏单元片段。
在一个GLB中有16个这样的片段。
当开发软件将所需实现的功能适配到GLB中时,软件自动识别设计有效性,并分配乘积项簇。
在整个体系结构中灵活多样的乘积项共享方案使设计时获得多种益处。
用户在设计过程中必须意识到3种不同路径的存在,并使用合适的约束条件,来协调器件的性能和利用率。
图9.
逻辑分配器
2.2.2带可编程延时的输入寄存器
ispMACH4000宏单元有一条从I/O口来的直接连线,这就允许设计者使用宏单元寄存器来构造高速输入寄存器。
一个可编程延时单元允许设计者在最快可能的建立时间和零保持时间之间协调。
2.2.3灵活的时钟和时钟使能
A8:
1时钟选择使用多路复用结构。
八个时钟源是:
∙BlockCLK0
∙BlockCLK1
∙BlockCLK2
∙BlockCLK3
∙PTClock
∙PTClockInverted
∙SharedPTClock
∙Ground
Note1:
除了独立的PTclock,所有其它的GLBclocks(CLK0~3)和共享PT时钟也有极性选择.图5显示了共享PT时钟的产生(PT80),,下图显示了GLB时钟产生器。
图10.
SharedProductTermClock
图11.
GLBClockGenerator
Note2:
每个ispMACH4000器件有4个全局时钟输入引脚(CLK0~3),这些引脚可以配置为CLK功能或作为GRP的输入。
这些时钟引脚驱动每个GLB的时钟发生器,在正沿和负沿的多种组合后提供4个GLB全局时钟。
每个宏单元有一个4:
1时钟使能多路复用器。
这就允许从下面4个源中选择时钟使能信号:
∙PTInitialization/CE
∙PTInitialization/CEInverted
∙SharedPTClock
∙LogicHigh
2.2.4初始化控制
isMACH4000系列器件提供块级和宏单元级置位和复位能力。
每个GLB有一个块级初始化项(PT81),而在宏单元级,两个乘积项可以用于每个宏单元的置位/复位功能。
在每个宏单元中,一个复位/置位交换开关允许在复位和置位中选择,提供一个灵活的选择。
注意:
reset/preset开关同样影响上电复位。
如果宏单元配置为块级置位,那么在器件上电时,宏单元被置位。
2.2.5ORPBYPASS多路复用器
ORP(输出布线池)bypass和快速路径输出多路复用器(见图7)允许5-PT快速路径绕过ORP直接连到引脚(直接或反相)输出。
对寄存器输出而言,通过绕过ORP也可获得较快的tCO。
图12.
ORPBypassMultiplexer
2.2.6I/O单元
图13.I/O单元
ispMACH4000I/O单元被划分为两个大块。
每个大块有独立的VCCO和GND。
I/O标准支持:
∙LVTTL
∙LVCMOS3.3
∙LVCMOS2.5
∙LVCMOS1.8
∙3.3VPCICompatible(nohighvoltageclamp)
Note1:
输出标准依赖于大块I/O的VCCO,而输入标准独立于VCC或VCCO.
所有的I/O和专用输入可提供总线保持,上拉电阻,下拉电阻,或都不提供。
Note2:
这个选择是一个全局选择。
在硬件和软件中的缺省设置是:
当设备被擦除时或用户没有指定时,I/O缺省配置为上拉.
每个ispMACH4000设备I/O有独立的可编程输出慢摆率控制。
输出也能被配置为漏级开路。
2.2.7OE控制
ispMACH4000器件有4位宽的全局输出使能总线,总线源自4位宽的内部全局OEPT总线(对4032设备是2位宽)和2个全局OE引脚。
块级共享PTOE(PT82)驱动内部全局OEPT总线。
除了全局OE,IspMACH4000器件也能为单独的I/O单元提供本地输出使能控制.
3设计实现
目前设计软件ispLEVER已升级到5.1版本,其支持Window2000、XP和UNIX操作系统,而不再支持Windows98操作系统。
新版本软件修改了原ispLever3.x系列的软件bug,提供了优化性能,所以Lattice厂方强烈建议使用ispLever新版软件。
下面的章节主要讲述全局约束(fitteroptions)、约束编辑器(ConstraintEditor)和源约束器(SourceConstraints)。
对于使用ispLEVER软件的细节,请参考用户参考手册或在线帮助。
3.1全局约束
在ispLEVER4.1以上版本中通过选择工程右侧的“OptimizationConstraints”和“ConstraintsEditor”调整fitting与优化参数。
如图所示:
图14.调整优化参数
3.1.1Fitter选项
PackDesign:
-为最大资源利用率和速度,连续分配设计到每个块中
-同选择AdvancedOptionsOFF效果一样
SpreadDesign:
-通过分割逻辑到所有的块中扩展设计
-通过扩展资源到整个器件来增强升级能力
-同选择AdvancedOptionsON效果一样
AdvancedOptions:
-BalancePartitioning(平衡分割)
-设计平均地分割到所有的块中
-SpreadPlacement(扩展放置)
-扩展设计到块的宏单元中,允许小的改变
-将未使用的宏单元放在块的后面
FitterEffort(优化能力)(Low/Medium/High):
-越高的优化能力,就需要越长的运行时间和更大的内存
-越高的优化能力,通常有好的结果,但不能确保
-缺省为Low
BooleanLogicReduction(布尔逻辑精简):
-从每个等式中精简冗余的乘积项,缺省为使能
D/TSynthesis(D/T综合):
-当使能时,优化器使用带最少乘积项的D型或T型触发器综合寄存器信号
-当非使能时,不指定寄存器类型,缺省为非使能
XORSynthesis(XOR综合):
-如果设计需要的话,优化器使用XOR表达式
NodeCollapsing:
-允许对方程式进行控制。
如果用户指定网络或节点为“keep”,这些网络或节点将不被优化掉
-Speed:
优化掉每一个可能的节点以加快速度
-Area:
为获得最好的资源利用率,优化掉所有可能达到最大乘积项限制的节点
-Fmax:
设置在寄存器间,逻辑级数的目标
ProductTerm(乘积项):
-CollapsingMax.ProductTerm:
优化器将仅仅优化掉方程式中达到最大限制的乘积项该选项与选项SplittingMax.PT相反
-CollapsingMax.Input:
优化器将仅仅优化掉输入达到最大限制的方程式
-SplittingMax.ProductTerm:
仅当方程式的乘积项超出MaximumProductTerm限制设置时,优化器才将该方程式分割到多个宏单元中
3.1.2利用率选项
该选项能指定宏单元和块的利用率限制性.这些限制是“软约束”的
Maximum%ofMacrocellsperblockused(每块的最大宏单元百分比):
-控制在每个块中多少个宏单元被使用.该选项对保留下足够的空间以备将来使用有很大的好处
Maximum%ofBlocksInputsused(块输入的使用百分比):
-控制每个块使用多少个输入,对保留空间有帮助.
3.2约束编辑器
-约束编辑器让你指定引脚和节点分配,组分配,引脚保留,I/O类型设置,输出慢摆率等。
-所有的约束选项(包括来自约束编辑器或源文件的约束)被存储在项目目录下的约束文件中(*.lct).
-对约束文件的修改可经过功能对话框或直接在表中修改。
对于细节使用,参考用户参考手册或在线帮助文档.
-约束编辑器完成简单的错误检测来确保用户分配或约束应用到选择的设备,并且没有分配冲突。
如果存在冲突,约束将显示为红色。
-在ispLever软件中,支持以下统一的约束,他们能在约束编辑器中或源文件中指定。
对于源文件约束语法,参考以下章节。
-Pin/NodeAssignment
-GroupAssignment
-NodePreservation
-ResourceReservation
-SlewRateAssignment
-PullAssignment
-OpenDrainAssignment
-IOTypeConfiguration
-PLLConfiguration
3.2.1设备设置表
对ispMACH4000器件约束编辑器有3个不同的表来显示所有的设计约束。
他们允许你直接在表中更改,删除或增加分配。
-PinAttributeTab
-GlobalConstraintTab
-ResourceReservationTab
3.2.2封装察看/引脚编辑规划
引脚分配也能在带Drag-and-drop功能的封装察看器中设置。
在约束编辑器中,选择“Device->PackageView”来启动封装察看器窗口。
图8.显示约束编辑器的图形用户接口。
图15.
引Figure14.ConstraintEditor–PackageView
3.2.3引脚/节点位置分配
-锁定引脚到特定的引脚或GLB
-当打开位置分配对话框,你能够
1.点击工具栏中位置分配按纽(Loc),或
2.从菜单中选择引脚属性->位置分配(LocationAssignment)
3.2.4组分配
-选择的信号能组成一个组并被安排到指定的GLB,或没有物理安排的一个组(逻辑组)
-打开组分配对话框
1.在工具栏中点击组分配按钮(Grp),或
2.从菜单中选择PinAttribute->GroupAssignment
-建立组的分配
1.从有效的信号框选择你想组成一个组的信号
2.点击右箭头按纽移动这些信号到被选择信号框架
3.在组名域输入一个组名
4.选择你想分配的GLB,或对逻辑组选择ANY
5.点击Add来更改当前的组分配列表
3.2.5I/O类型设置
-配置I/O类型来指定I/O标准和约束输出摆率
-打开I/O类型设置对话框
1.在工具栏中点击I/O类型设置按纽(IO),或
2.从菜单中选择PinAttribute->I/OTypeSetting
3.2.6资源预留
-预留特定的引脚或GLB作为输入,输出或双向引脚
-注意:
资源保留约束是“软约束”.如果设计适配失败,fitter将放弃约束
-打开资源保留对话框
1.在工具栏点击资源保留按钮(Res)或
2.从菜单中选择PinAttribute->ResourceReservation
3.2.7缺省设置
-打开缺省设置对话框
1.在工具栏点击缺省按钮(Def)或
2.从菜单中选择PinAttribute->DefaultSetting
-
图9显示了ispMACH4000器件的缺省设置
图16.DefaultSettingdialogbox
3.3资源约束
你可以从约束编辑器中或在源文件中指定来在设计中加入约束。
ispLEVER软件缺省时自动在源文件中检测约束条件。
你可以从ImportSourceConstraintOption对话框中导入源约束选项目.从菜单中选择“Tools->ImportSourceConstraintOption…”打开对话框,可以看到3个有效选项:
∙自动导入源约束(AutoImportSourceConstraints)
∙总是导入源约束(AlwaysImportSourceConstraints)
∙不导入源约束(DonotImportSourceConstraints)
当选择缺省AutoImportSourceConstraints,一个确认将提示你是否覆盖当前的约束。
在以下例子目录中你能找到源文件的举例:
\isptools\ispcpld\examples\cpld\constraint
下面的章节将讨论如何在源文件中加入约束。
3.3.1使用源约束注意事项
在ABLE源文件中使用Lattice库
为支持大量的约束需求,Lattice准备了一个专用的名叫‘lattice’的宏库.在约束加入下面的例
- 配套讲稿:
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- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
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