第三章工艺与设计接口课案.docx

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第三章工艺与设计接口课案

第三章工艺与设计接口

从第二章的讨论可以看出，CMOS集成电路的工艺过程非常复杂，在我们的设计中如何和工艺衔接，或者说设计如何和工艺接口，这就是本章所要介绍的内容。

3.1工艺对设计的制约与工艺抽象

如果说工艺线具有这样地能力：

不论设计者提出什么设计，工艺线都能加工处理。

则就没有任何需要接口的问题了，实际上，工艺线的加工类型、加工能力、能够获得的基本电参数等对我们的设计具有严重地制约。

比如，双极（NPN晶体管主流技术）工艺线就不能加工MOS电路，反之亦然。

又比如，0.35微米的CMOS工艺线就不能加工0.25微米的CMOS电路，等等。

这样的制约就要求设计者在设计集成电路之前，首先要确定设计将建立在什么工艺之上，甚至要预先确定我们的设计，将来要在哪条具体工艺线上加工，因为即使是同一的加工精度，各条工艺线仍有一定的差别。

因此，设计者了解工艺非常重要。

那么，除了加工类型之外，工艺对设计究竟还有哪些制约呢？

3.1.1工艺对设计的制约

一条成熟的工艺线，各个工艺的参数都是一定的，一般不允许轻易变更，而这些参数往往就成为我们设计的制约因素。

有时，我们不得不考虑：

这条工艺线对我的设计是否合适。

1.最小加工尺寸和集成度对设计的制约

任何一条工艺线均有标称加工尺寸，如0.35微米，0.25微米，等等。

这样的标称尺寸就决定了我们的设计的MOS器件的沟道长度L，如前所述，MOS晶体管的最高工作频率和L2成反比，L的限制就制约了集成电路的工作频率。

另一方面，即使是具有相同的标称尺寸，在各图形具体的加工精度上还有差别，例如引线孔尺寸，对于0.35微米的标称加工尺寸，有的工艺线就规定引线孔的最小加工尺寸为0.4×0.4微米2，这样的规定就迫使设计者在设计引线孔版图时必须把最小尺寸限制在0.4微米。

又例如，有的工艺线规定线的长宽比的上限，就迫使设计者在设计细长线时有所顾忌，凡此种种，工艺线的加工精度制约了设计的自由度。

遵循了最小加工尺寸的约定，是不是可以设计任意规模的VLSI呢，也不是。

工艺线的加工还有一个最大芯片尺寸（粗略地反应了集成度）的限制，因为随着芯片尺寸的加大，生产的成品率将下降，在控制了一定的成品率之后，就规定了工艺线所能加工的最大芯片尺寸，从而制约了设计的规模。

2.标准工艺流程对特殊工艺要求的制约

一条成熟的工艺线对每一步工艺都有严格的规定，每一步工艺必须严格的按照工艺卡的规定操作，因为只有这样，才能保证工艺的重复性和稳定性。

通常是要求设计迁就工艺，如果设计中由于结构、器件或其他特殊要求必须在标准工艺中加入某一工艺步骤，即使这单步工艺本身非常成熟，也必须考虑加入的工艺对整个流程的影响。

例如，在工艺中增加一道掺杂工艺，就必须考虑这次的掺杂在后道的热处理中会产生什么影响。

因此，如果不是特别的需要，设计者尽量地不要增加额外的工艺要求。

这样的情况又限制了设计的新颖结构的运用。

3工艺参数对设计的制约

每一步的工艺结果参数对设计的影响很大，这些结果往往对设计将来的应用与性能起到决定性的作用。

在上述的四个主要的工艺技术中，每一步掺杂浓度、光刻与刻蚀质量、薄膜质量、氧化层厚度与质量都会对设计产生不同程度的影响。

如果工艺线工艺稳定，每一步工艺的质量没有问题，则对设计影响最大的是两个主要方面，一个是掺杂的结果，一个是氧化的结果，这两个结果的影响在于它们的参数是否满足用户的要求。

第一个重要的参数是器件的阈值电压，阈值电压的大小直接影响到电路的性能。

在第二章已经讨论过，影响阈值电压的重要参数是衬底的掺杂浓度，同时阈值电压与栅氧化层的厚度也有密切的关系。

第二个重要的参数是杂质层的电阻。

因为这些电阻的大部分是作为串联电阻存在于电路中，这些串联电阻将对电路的动态性能产生影响。

尤其是在VLSI中，随着器件沟道长度日益缩小，逻辑部件的延迟越来越小，相对的，引线上的延迟所占的比例越来越大，而引线上的延迟与串联在引线上的电阻息息相关。

第三个重要的参数是单位面积的电容值。

氧化层上的金属层-氧化层-衬底构成了一个平板电容器，这个电容器的数值除了和金属层的面积有关外，另一个影响的元素就是氧化层的厚度。

在引线上的分布电容就是这些单位面积电容之和，引线电容是引线延迟的另一个决定因素。

分布电阻、电容以及与之相关的线延迟对高频集成电路的制约尤为严重。

除了上述的这些工艺参数对设计的明显的影响以外，一些由工艺所产生的相关问题也会对设计产生影响。

例如，由于横向扩散的作用或光刻的误差所导致的掺杂区位置的误差都影响版图的设计。

3.1.2工艺抽象

如果要求设计者对工艺线的每一步工艺结果的具体情况都非常的了解，并将这些结果与条件和设计联系在一起，显然是非常的繁杂，是非常困难的。

集成电路的设计者，往往对电学参数比较熟悉，例如，电阻、电容、阈值电压、工作电压范围，等等。

对于诸如掺杂浓度（多少原子数/cm3）、氧化层厚度、介质层厚度等等，往往不知道怎样与设计联系在一起。

这就要求将工艺抽象成设计者熟悉的电学参数，将工艺线的加工精度抽象成一个具体的规则。

这样的抽象就构成了

工艺与设计的接口，有了这个接口，电路与系统的设计者不需要了解工艺的具体细节，工艺制作者不需要了解电路与系统的细节。

设计者遵循接口规定进行设计，制作者保证工艺达到接口规定的参数。

下面将对一些主要的问题进行讨论。

1.掺杂浓度的描述

掺杂浓度被用每一方块中的电阻是多少来描述，其表示为R□，单位是每方欧姆数，这里的每一方是掺杂区平面图形中的一个正方形，并不计及具体的正方形边长的大小。

图3.1方块电阻

设掺杂区是上下表面边长为L的正方体，其高度为掺杂区的结深Xj，如图3.1所示。

该掺杂半导体的平均电阻率为

，则该方块的电阻R□为：

R□=

它只与半导体的掺杂水平（以

表示）和掺杂区的结深有关，而与方块电阻的具体几何边长无关。

R□反映了掺杂区的掺杂浓度和结深两个工艺参数，而设计者在应用时只要知道沿着电流方向掺杂区等效有多少方块，再去乘R□就得到了这个掺杂区的电阻值。

在计算方块数时，设计者只要用沿电流方向掺杂区的长度除以宽度即可。

例如，一个矩形的电阻条，沿电流长度方向长100微米，宽25微米，则这个电阻的等效方块数等于4，如果R□=200Ω/□，则电阻值等于800Ω。

反过来，如果沿电流长度方向长25微米，宽100微米，R□不变，则电阻值等于50Ω。

对掺杂浓度这样的描述方法，使设计者不必考虑将来这个电阻掺了多少杂质，结深是多少等具体的工艺问题，直接通过图形和方块电阻就可完成电阻的设计。

采用同样的方法也可以知道在源漏掺杂区等效的串联电阻有多大，在数据信号线上的分布电阻有多大等信息。

2.氧化层厚度的描述

对设计者而言，他们只关心氧化层厚度对设计将产生什么后果和影响，他们希望得到直观的数据，对氧化层厚度的直观描述是单位面积电容。

考虑到大部分的引线是在场区上通过，考虑到MOS晶体管的栅电容对器件性能的影响，通常有两个两个单位面积电容比较重要：

场区单位面积电容和栅氧化层单位面积电容。

其中，场区单位面积电容用于计算分布电容参数，栅氧化层单位面积电容用于计算器件的输入电容。

3.薄膜参数描述

在薄膜参数中，最重要的参数是多晶硅电阻，它由多晶硅厚度和多晶硅掺杂浓度决定。

多晶硅电阻关系到以下的设计问题。

当多晶硅是作为栅的时候，它的电阻关系到近端和远端的信号强度问题，尤其对高频电路，它直接关系到近端与远端的充放电的速度，有时不得不对版图作特殊的考虑，以平衡这种差异。

当多晶硅是作为电阻应用时，显然，它的方块电阻对设计计算有影响。

当多晶硅作为“桥”使用时，它的电阻就是信号线上附加的串联电阻。

归结而言，我们需要知道多晶硅的方块电阻。

4.阈值电压描述

阈值电压是MOS结构的重要参数，它的数值及其误差大小对电路性能将产生重要的影响。

对硅栅MOS器件，阈值电压反映了衬底掺杂浓度，栅氧化层厚度，栅氧化层中含有的电荷数，以及多晶硅与衬底的功函数差。

场区的阈值电压，反映了场区下的表面杂质浓度，场氧化层厚度，场氧化层中含有的电荷数，以及金属或多晶硅与衬底的功函数差。

MOS器件的阈值电压对设计的影响是显而易见的，场区阈值电压对设计的影响在于对电源电压的适用范围。

通常要求场区的阈值电压大于集成系统电源电压范围再加20%的电源电压波动。

例如，电路的正负电源电压之和等于15伏，则场区阈值电压应大于18伏。

5.工艺综合效应的描述

在工艺流程中，由若干工艺所产生的综合效应也必须用直观的参数描述，例如，PN结的质量，PN结两边的掺杂水平及其差异，由于光刻和刻蚀的误差所导致的实际的MOS管沟道长度L和沟道宽度，金属与半导体的接触电阻，等等。

对于这样的一些工艺结果，通常通过击穿电压，PN结电容，有效沟道长度和有效沟道宽度以及金属与多晶硅接触电阻、金属与扩散区接触电阻等进行描述，给设计者提供比较直观的电学参数。

将工艺进行抽象整理，得到了关于工艺与设计的接口：

设计规则。

3.2设计规则

设计规则包括两个具体的设计规则：

几何设计规则和电学设计规则。

几何设计规则是集成电路版图设计的依据，电学设计规则是电路与系统设计与模拟的依据。

3.2.1几何设计规则

几何设计规则给出的是一组版图设计的最小允许尺寸，设计者不能突破这些最小尺寸的限制，也就是说，在设计版图时对这些位置的版图图形尺寸，只能是大于或等于设计规则的描述，而不能小于这些尺寸。

因为光刻掩膜版图形反应了版图的图形与大小，所以，几何设计规则按照光刻掩膜版进行描述。

表3.1给出了一个单层金属布线的P阱硅栅CMOS工艺几何设计规则描述，说明了有哪些尺寸的限制。

对不同的工艺线和工艺流程，数据的多少和具体数值有所差别。

表3.1几何设计规则描述

几何设计规则参数

参数说明

①P阱区掩膜版（参见图3.2）

阱的最小宽度

阱与阱最小间距

阱区线度的下限值

两个P阱间的最小距离

②有源区掩膜版（氮化硅掩膜版）（参见图3.3）

有源区最小宽度

有源区最小间距

阱覆盖其中N有源区

阱外P有源区距阱间距

阱外N有源区距阱间距

有源区线度的下限值

两个有源区之间的最小距离

P阱边缘距阱内NMOS有源区最小距离

P阱边缘到阱外PMOS有源区的最小距离

P阱边缘到阱外N＋区的间距

③P场注入区掩膜版（参见图3.4）

场注入对P阱覆盖

P场区注入边界大于P阱边界的最小距离

④PMOS调栅（为P阱版的反版）

⑤多晶硅掩膜版（参见图3.5）

多晶硅栅最小栅长

最细硅连线宽度

多晶硅条最小间距

多晶硅覆盖沟道

硅栅与有源区内间距

多晶硅条与有源区外间距

多晶硅条与无关有源区间距

MOS晶体管沟道长度L的最小值

多晶硅引线的最细宽度

多晶硅条与多晶硅条最小间距

硅栅延伸出MOS管有源区的最小尺寸

硅栅与器件源漏区外边界的最小距离

延伸出有源区的硅栅条与相关有源区的最小距离

多晶硅条与无关有源区间最小间距

⑥P＋区注入掩膜版（PMOS源漏区与P+接触区掩膜）（参见图3.6）

P＋区最小宽度

P＋区对有源区的覆盖

P＋区距内部硅栅间距

P＋区距N有源区间距

P＋区线度的下限值

P＋区图形大于P＋有源区图形（氮化硅图形）的尺寸

P＋接触区与P阱内硅栅最小间距（图形边界都在阱内）

P＋接触区与N型有源区最小间距

⑦N＋区注入掩膜版（NMOS源漏区与N+接触区掩膜）（参见图3.7）

N＋区最小宽度

N＋区对有源区的覆盖

N＋区距内部硅栅间距

N＋区距P有源区间距

N＋区线度的下限值

N＋区图形大于N＋有源区尺寸

N＋接触区与P阱外硅栅最小间距（图形边界都在N型衬底上）

N＋接触区与P型有源区最小间距

⑧接触孔掩膜版（参见图3.8）

接触孔最小尺寸

最大接触孔边长

同一区上孔与孔间距

源漏区孔与栅间距

源漏区对孔的最小覆盖

多晶硅对孔的最小覆盖

各种接触孔的最小尺寸

长方形接触孔的最大边长

同一接触区上孔与孔最小间距

源漏区接触孔与栅间最小间距

源漏区上孔到源漏区边界最小距离

多晶硅上孔到多晶硅边界最小距离

⑨金属布线掩膜版（一层金属）（参见图3.9）

金属条最小宽度

金属条最小间距

金属对孔的最小覆盖

宽金属线最小间距

金属条线度的下限值

金属条与金属条最小间距

接触孔边界到覆盖其上的金属条边界的最小值

宽金属连线之间的最小间距

为了说明表3.1所描述的几何设计规则的具体图形意义，图3.2~图3.9给出了一个CMOS倒相器的分版图设计过程及其对应的版图几何设计规则意义描述。

图3.2P阱图形

说明：

制作P阱的目的是在N型硅衬底上形成一块P型衬底区域，在一个设计中根据需要可能设计若干个P阱区。

图3.3有源区图形

说明：

在硅栅等平面技术中，在制作晶体管和接触区以外的区域采用厚氧化层，以减少分布参数和表面漏电，提高器件的整体性能，这个厚氧化层区被称为场区。

有关有源区的几何设计规则给出了设计有源区及相关区域几何图形的设计依据。

图3.4P场区注入掩膜

说明：

为提高P阱内场区的阈值电压（场开启），要在P阱表面注入一层硼离子，使P阱场区表面浓度增加。

为保证P场区全部被注入到硼离子，考虑到光刻的套准误差，掩膜图形应大于P阱图形。

在实际设计中也有N场区也做注入的工艺过程，其原理与P场区注入相同。

图3.5多晶硅图形

说明：

多晶硅图形包括多晶硅栅与多晶硅连线图形。

多晶硅栅的宽度通常是工艺的最小加工尺寸。

图3.6P+区图形

说明：

P+注入区包括PMOS的源漏区和P阱内地线的接触区。

在图形设计时，为保证所有需要注入的P+区都能被有效掺杂，P+注入图形的版图要比相应的有源区版图大一些，由于场区厚氧化层的屏蔽作用，在P有源区之外的区域是不能够获得实际的掺杂的。

在PMOS源漏区，虽然注入图形是一个完整的矩形，由于多晶硅栅的阻挡作用，实际得到的掺杂区是被多晶硅栅分离的两块，即源漏区。

因为源漏区与栅区的交界线是由多晶硅边界确定的，不会发生源漏区与栅区的重迭。

这个技术被成为硅栅自对准技术。

图3.7N+区图形

说明：

与P+图形设计相类似，N+注入区包括NMOS的源漏区和N型衬底的电源Vdd接触区，也要求有同样的覆盖形式。

NMOS的源漏形成也是利用自对准技术。

（注：

图中用于说明N+区距P有源区间距的N+区并不是倒相器设计必须的）

图3.8接触孔图形

说明：

接触孔的作用是将各种类型的半导体与金属引线进行连接，这些半导体材料包括N型硅、P型硅、多晶硅等。

由于工艺的限制，一般不做细长的接触孔，而是分成若干各小的接触孔来实现大面积的接触。

图3.9金属引线图形

说明：

金属引线层的设计是根据逻辑关系进行晶体管、信号线以及电源、地的连接，要注意的是对电源与地线的设计通常采用粗线条。

以上通过一个简单的CMOS倒相器的版图设计说明了几何设计规则在版图设计中的应用，我们在进行每一个图形的设计时必须遵循设计规则。

相对的，对几何设计规则中没有定义的图形尺寸或间距尺寸，设计的自由度较大，但并不是尺寸越大越好，因为大面积的图形可能带来分布参数的增大。

这个例子的设计与工艺是比较简单的，在实际设计中除了上面所描述的掩膜层外，还将根据需要增加工艺和掩膜版，如阈值电压调整、回流工艺、钝化工艺，等等。

对一定的工艺线将有具体的数值作为版图设计的依据。

在给出具体的数值时，有两种描述方法：

一是给出一个最小单位λ，几何设计规则中的其它所有数据都以λ的倍数表示，λ是最小沟道长度L的一半，即λ=Lmin/2，是具体的数值。

这种描述方法称为λ设计规则；二是用具体的数值进行描述，数值单位是微米，所以称为微米设计规则。

3.2.2电学设计规则

电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统的设计、模拟依据。

表3.2是一个单层金属布线的P阱硅栅CMOS工艺的电学设计规则的描述。

与上述的几何设计规则一样，对于不同的工艺线和工艺流程，数据的多少将有所不同，对于不同的要求，数据的多少也会有所差别。

表3.2电学设计规则描述

电学设计规则参数

参数说明

衬底电阻

N型衬底电阻率

均匀的N型衬底的电阻率

掺杂区薄层电阻R□

P阱薄层电阻

N+掺杂区薄层电阻

P+掺杂区薄层电阻

P阱中每一方块的电阻值

NMOS源漏区和N型衬底接触区每一方块的电阻值

PMOS源漏区和P型衬底（P阱）接触区每一方块的电阻值

多晶硅薄层电阻R□

NMOS多晶硅R□

PMOS多晶硅R□

NMOS区域多晶硅薄层方块电阻

PMOS区域多晶硅薄层方块电阻

接触电阻

N+区接触电阻

P+区接触电阻

NMOS多晶硅接触电阻

PMOS多晶硅接触电阻

N+掺杂区与金属的接触电阻

P+掺杂区与金属的接触电阻

NMOS的多晶硅栅以及多晶硅引线与金属的接触电阻

PMOS的多晶硅栅与金属的接触电阻

电容（单位面积电容值）

栅氧化层电容

场区金属-衬底电容

场区多晶硅-衬底电容

金属-多晶硅电容

NMOS的PN结电容

PMOS的PN结电容

NMOS和PMOS的栅电容

在场区的金属和衬底间电容，氧化层厚度为场氧化厚度加后工艺沉积的掺磷二氧化硅层的厚度

在场区的多晶硅和衬底间电容，氧化层为场氧化层

金属-二氧化硅-多晶硅电容，二氧化硅厚度等于多晶硅氧化的二氧化硅厚度加掺磷二氧化硅层的厚度

零偏置下，NMOS源漏区与P阱的PN结电容

零偏置下，PMOS源漏区与N型衬底的PN结电容

其他综合参数

NMOS阈值电压

PMOS阈值电压

P型场区阈值电压

N型场区阈值电压

NMOS源漏击穿电压

PMOS源漏击穿电压

NMOS本征导电因子

PMOS本征导电因子

VTN

VTP

场区阈值电压，衬底为P型半导体（P阱）

场区阈值电压，衬底为N型半导体（N型衬底）

NMOS源漏击穿电压

PMOS源漏击穿电压

K’N

K’P

表3.2给出了电学设计规则的参数名称及其意义说明，根据具体工艺情况将给出具体的数值。

3.2.3设计规则在VLSI设计中的应用

如果用手工设计集成电路或单元（如标准单元库设计），几何设计规则是图形编辑的用具，电学设计规则是分析计算的依据。

在VLSI设计中采用的是计算机辅助和自动设计技术，几何设计规则是设计系统生成版图和检查版图错误的依据，电学设计规则是设计系统预测电路性能（模拟）的依据。

在任何的集成电路计算机辅助设计或自动设计系统中，都有描述这两个设计规则的文件，如果设计规则不准确，用设计系统设计和分析的结果也一定是不准确的。

因此，在采用一个设计系统的时候，首先要确认这两个文件的正确性与准确性。

当更换了工艺线或修正了局部工艺后，相应的设计规则也必须加以更新。

总之，在VLSI设计中应用的设计规则必须是加工工艺的真实反映。