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基于DDS的正弦信号发生器
西安科技大学高新学院
毕业设计(论文)
基于DDS的正弦信号发生器
SIGNALGENERATOROFSINWAVEBASEDONDDSTECHNOLOGY
年级:
0702
学号:
**********
***********************
专业:
微电子
*******************
二零一零年十二月
基于DDS的正弦信号发生器
摘要
直接数字频率合成(DirectDigitalFrequencySynthesis,DDS)技术是一种新的全数字的频率合成技术,它直接从相位出发合成所需的波形。
其建立在采样定理的基础上,首先对需要产生的波形进行采样,将采样值数字化后存入存储器作为查找表,然后再通过查表将数据读出,经过D/A转换器转换成模拟量,把存入的波形重新合成出来。
它具有频率切换速度快、频率分辨率高、相位可连续线性变化、生成的正弦/余弦信号正交特性等特点,并且其数字压控振荡器NCO的相位、幅度均得以数字化。
因此,在现代电子系统及设备的频率源设计中,尤其是在通信领域中,其应用越来越广泛。
本文介绍了频率合成技术,并阐述了直接频率合成技术的原理、现状和应用。
之后,介绍了DDS的工作原理和DDS的Verilog实现和仿真验证过程,并简单的介绍了电路当中的参数的参数设定。
关键词:
直接数字频率合成;波形合成;硬件描述语言;仿真;验证;
SIGNALGENERATOROFSINWAVEBASEDONDDSTECHNOLOGY
ABSTRACT
DDS(DirectDigitalSyntthesis)isanewkindoffrequentsynthesistechniquewhichisonlyrelevanttodigits.Itproducewavesdependentonphaseshift.DSSisestablishedonSampleTheorem.Firstofall,wetakesamplesofwaves,.AfterthatweputthesequantizationsintoLUTofROMtobereadytoberead.WhendataintheROMaresenttoDAC,dataareconvertingtocontinuoussignalsandsynthestized.DDShasallkindsofreputations:
aquickshiftingspeed,highfrequentresolutions,continuousphasealtering,orthlogeofsinandcossignalsandsoon.Atthesametime,DDScanquantizephaseandamplitudeofNumericalControlledOscillators.SoapplicationsofDDSareappliedintofrequentsourcesofalltypesofmodernelectronicsystemanddevices,especiallyinthefieldofcommunications.DDSisappliedtomoreandmoreoccasions.
HerethereareintroductionsofDDS,itsworkingtheory.andapplications.Besides,flowsofDDSsystemandsimulationverificationarealsointroducedhere.
KEYWORDS:
DDS(DirectDigitalSynthesis);wavegenerating;hardwaredescriptionlanguage(HDL);simulation;verification;
1绪论
1.1本论文的背景和意义
数字信号处理包括分析和综合两方面的内容,DDS技术是其中的信号综合,它是建立在现代数字信号处理论上的一种新型的频率合成技术,是关于信号综合的硬件实现问题。
DDS以其优越的功能特性,在国外人们已将直接数字频率合成技术作为今后频率合成发展方向,各家公司相继推出直接数字频率合成专用芯片。
几十年来大量的专家学者及工程师们在DDS的研究工作上花费了巨大的精力,通过DDS理论、算法以及结构的研究和优化2,DDS芯片的功能、性能及体积都有了很大的改变。
对ROM的压缩理论的研究获得的成果不仅可以减小DDS的体积,还提高了DDS的工作速度。
目前的ROM压缩技术有单象限波形存储法、SUNDERLAND及其改进的结构、改进的查表法以及双三角逼近存储法等。
DDS芯片体积的大幅度减小主要是通过改进相位累加器的结构,优化了ROM,还有将DAC系统集成于DDS内部等等方法。
最近几年,高性能的DDS芯片的频率分辨率达到了9个以上数量级,这是由于相位累加器的位数从开始的几十位提高到现在的48位。
以前的DDS产品仅能产生单一的正弦信号,现在能够产生多种信号,并且可以进行多种调制输出,它的工作频率也已从最初的几个MHZ发展到几十GHZ。
在DDS内部采取了杂散抑制技术,使DDS芯片的杂散性能大大提高。
DDS的频率捷变速度已经提高到ns级,而价格大幅度下跌,具有良好的性价比。
DDS的控制方式由原来的并行控制发展到串行控制,总线控制等多种控制方式,特别是与先进的DSP技术结合,使用DDS芯片实现的频率源向智能化、实用化发展。
具有高时钟频率、低相位澡声、低杂散、低成本、低功耗的高性能DDS产品一直是各个厂商追求的目的。
目前产生的DDS芯片的厂家主要有:
美国的AnalogyDevices公司,Scitep公司,Qualcomm公司,Hughes公司,Synegy公司,美国的TI公司;法国的Omerga公司,Dassault公司。
荷兰的Philips公司。
我国目前还没有市面销售DDS芯片的厂商。
各家公司生产的DDS芯片以其特有的性能特点竞争市场。
DDS技术以用于电台、数据通信、航天航空通信的设备中。
可以看出DDS产品几乎是美国人的天下。
我国国内对DDS技术的研究起步相当晚,又由于微电子生产技术落后,我国几乎没有自己生产销售的DDS产品。
不过近几年国内先后有多家研究机构和大专院校对DDS做过全面的研究工作。
例如电子部10所研制的60MHz频段的DDS杂散达到了-55dBc;北京理工大学研制的0-22MHz的DDS产品MCL-DDS1,杂散达到-70dBc,频率步进为0.00000018Hz,相位噪声为-138Bc/Hz/1KHz,MCL-DDS2产品输出频率为0.05-150MHZ,频率步进0.07HZ,杂散为-65dBc,相位噪声达到-100dBc/Hz/1KHz。
国内对DDS的研究基本上是基于国外DDS芯片的应用研究。
目前,我国已将微电子产业列为重点发展的基础产业,随着微电子技术的迅速发展,必将带动整个电子行业的发展,相信不久的将来,我国一定会在DDS产品市场占有一席之地。
高精度的信号源是各种测试和实验过程中不可缺少的工具,在通信、雷达、测量、控制、教学等领域应用十分广泛。
随着电子技术的发展,对信号源的频率分辨率、频率范围、频谱纯度等提出越来越高的要求,而传统的频率合成方法设计的信号源在功能、精度等方面均存在缺陷和不足,不能满足要求。
该题目正是针对这一问题,设计开发基于直接数字合成(DirectDigitalSynthesis,DDS)技术的高性能、高精度的信号源。
1.2频率合成技术的简介
直接数字频率合成(DirectDigitalFrequencySynthesis,DDS)技术是一种新的全数字的频率合成原理,它直接从相位出发合成所需的波形。
其建立在采样定理的基础上,首先对需要产生的波形进行采样,将采样值数字化后存入存储器作为查找表,然后再通过查表将数据读出,经过D/A转换器转换成模拟量,把存入的波形重新合成出来。
它具有频率切换速度快、频率分辨率高、相位可连续线性变化、生成的正弦/余弦信号正交特性等特点,并且其数字压控振荡器NCO的相位、幅度均得以数字化。
因此,在现代电子系统及设备的频率源设计中,尤其是在通信领域中,其应用越来越广泛。
1.3论文内容安排
第一章主要讲述了,DDS系统的国内外发展情况,以及对DDS的研究的必要性,而且粗略的介绍了一下DDS技术的概念和应用领域。
第二章则详细的讲述了DDS的推导过程,并且在推导的过程中也涉及了电路设计时,对参数计算所需的公式,和DDS系统的特点。
第三章讲述了设计DDS系统的一些基本情、开发流程,和其在行业当中的应用领域。
并介绍了VerilogHDL语言的发展历史,在设计当中承当的角色,及VerilogHDL语言的特点。
第四章则讲述了DDS的设计方案,并且叙述了使用modelsim进行反正与验证的过程。
第五章则对本论文进行了总,并且增加了在电路当中进行的一些优化的措施和想法。
2DDS的原理及特点
2.1DDS的原理
对于正弦信号发生器,它的输出可以用下面的式子来描述:
其中
是指该信号发生器的输出信号波形,
指输出信号对应的频率。
上式得表述对于时间是连续的,为了用数字逻辑实现该表达式,必须进行离散化处理,用基准时钟clk进行抽样,令正弦信号的相位:
在一个clk时钟周期,相位
的变化量为:
其中
指clk的频率对于2
可以理解成“满相位”为了对
进行数字量化,把2
切割成为
份,也由此每个clk周期的相位增量
用量化值
来表述:
,且
为整数
计算可得:
显然,信号发生器的输出可以描述为:
其中,
指前一个clk周期的相位值,同样的出:
有上面的推导可以看出,只要对相位的量化值进行简单的累加运算,就可以得到正弦信号的当前信号值,而用于累加器的相位增量量化值
决定了信号的输频率
,并呈现简单的线性关系。
直接数字频率合成器DDS就是根据上述原理而设计的数字控制频率合成器。
DDS主要由5个基本部分组成:
1相位累加器
2相位调制器
3波形存储器(ROM)查找表
4DAC
5低通滤波器(LowPassFilter)
相位累加器、相位调制器、波形存储器查找表是DDS结构中的数字部分,由于具有数控频率合成功能,有合称为NCO(NumericallyControlledOscillator)。
相位累加器是整个DDS的核心,在这里累加器完成推导中的相位累加功能呢,相位累加器的输入是相位增量
,又由于
与输出频率
是简单的线性关系:
。
相位累加器的输入又可称为频率字输入,事实上当系统基准时钟
是
时,
就等于
。
频率字输入还经过了一组同步寄存器,是的当频率字改变时不会干扰相位累加器的正常工作。
相位调制器接受相位累加器的相位输出,在这里加上一个相位偏移值,主要用于信号的相位调制,在不使用的时候 可以去掉该部分,或者加一个固定的相位字输入。
相位字输入也需要用同步寄存器保持同步。
需要注意的是相位字输入的数据宽度M与频率字输入N往往是不相等的,M 正弦ROM查找表完成 的查找表转换,也可以理解成相位到幅度的转换,它的输入时相位调制器的输出,事实上就是ROM的地址值;输出送往DAC,转化成模拟信号。 由于相位调制器的输出数据位宽M也是ROM的地址位宽,因此在实际的DDS结构当中,N往往很大,而M总为10位左右。 M太大会导致ROM容量成倍上升,而输出精度受DAC位数的限制未有很大的改善。 下面给出一些基本关于DDS结构的常用参量计算。 1DDS的输出频率 由原理推导公式中很容易得出输出频率的计算: 是频率输入字, 是系统基准时钟的频率值,N是相位累加器的数据位宽,也是频率输入字的数据位宽。 2DDS的频率分辨率 : 或称频率最小步进值,可用频率输入值步进一个最小间隔对应的频率输出变化量来衡量。 由公式易得: 3DDS的频率输入字 计算: 注意 要取整,有时会有误差。 实际上,DDS还可以产生任意频率的正弦线号发生器,可用来作任意波形发生器,只要改变ROM当中的数据就可实现。 DDS的特点是: 1DDS的频率分辨率在一个相位累加器的位数N足够大的时候,理论上可以获得相应的精度,这是传统方法难以实现的。 2DDS是一个全数字结构的开环结构,无反馈环节,因此其速度极快,一般在毫微秒量级。 3DDS的相位误差主要依赖于时钟的相位特性,相位误差小。 另外,DDS的相位是连续变化的,形成的信号具有良好的频谱,这是传统的直接频率合成方法无法实现的。 2.2论文的主要内容 1.在本文当中介绍了的技术原理,和推倒了DDS的数学综合表达式。 2.对EDA进行了简介,对设计FPGA的开发流程做了简单的介绍,并对VerilogHDL硬件描述语言进行了描述,并对其特点进行了总结。 3.对DDS系统当中不同的波形ROM文件的生成做了简单的介绍 4.对DDS的系统仿进行了介绍,并且介绍了Quartus当中的波形仿真工具及使用,同时给出了仿真的输入波形和输出波形。 5.对该论文进行了简练的总结,并给出了对该课题的展望。 3EDA软件及开发流程 3.1EDA技术 EDA(ElectronicDesignAutomation,电子设计自动化),技术研究的对象是电子设计的全过程,有系统级、电路级、物理级各个层次的设计;设计的电子系统从低频、高频到微波,从线性到非线性、从模拟到数字,从通用集成电路到专用集成电路等系统,因此EDA技术的范畴相当广泛。 但是本文中仅涉及PLD领域当中的EDA技术,它使得PLD的结构原理、集成规模、下载方式、逻辑设计手段等方面的每一次进步都为现在电子设计技术的革命和发展提供了不可或缺的强大动力。 在EDA工具的帮助下,设计者根据HDL完成设计文件,自动地完成逻辑编译、化简、分割、综合及优化、布局布线、方针,直至对于特定目标芯片的适配编译,逻辑映射和编程下载等工作。 3.2VerilogHDL(硬件描述语言) VerilogHDL是在1983年由GDA(GatewayDesignAutomation)公司推出,1989年GDA被Cadence收购,Verilog成为Cadence公司的私有财产。 之后,Cadence公司成立了OVI(OpenVerilogInternational)组织,将Verilog语言公开,并负责促进其发展。 由于其优越性,IEEE分别在1995年和2001年发布了两个标准,并使其拥有了模拟设计描述的能力。 Verilog可以应用于从开关级到算法级的多个抽象设计层次的数字设计的建模。 该语言能够对硬件的时序和结构进行建模,也可以通过编程语言接口对该语言进行扩展。 Verilog已经成为IC行业的标准,成为了很有竞争力的硬件描述语言。 下面列出的是Verilog硬件描述语言的主要能力: (1)基本逻辑门,例如and、or和nand等都内置在语言中。 (2)用户定义原语(UDP)创建的灵活性。 用户定义的原语既可以是组合逻辑原语,也可以是时序逻辑原语。 (3)开关级基本结构模型,例如pmos和nmos等也被内置在语言中。 (4)提供显式语言结构指定设计中的端口到端口的时延及路径时延和设计的时序检查。 (5)可采用三种不同方式或混合方式对设计建模。 这些方式包括: 行为描述方式—使用过程化结构建模;数据流方式—使用连续赋值语句方式建模;结构化方式—使用门和模块实例语句描述建模。 (6)VerilogHDL中有两类数据类型: 线网数据类型和寄存器数据类型。 线网类型表示构件间的物理连线,而寄存器类型表示抽象的数据存储元件。 (7)能够描述层次设计,可使用模块实例结构描述任何层次。 (8)设计的规模可以是任意的;语言不对设计的规模(大小)施加任何限制。 (9)VerilogHDL不再是某些公司的专有语言而是IEEE标准。 (10)和机器都可阅读Verilog语言,因此它可作为EDA的工具和设计者之间的交互语言。 (11)VerilogHDL语言的描述能力能够通过使用编程语言接口(PTI)机制进一步扩展。 PLI是允许外部函数访问Verilog模块内信息、允许设计者与模拟器交互的例程集合。 (12)设计能够在多个层次上加以描述,从开关级、门级、寄存器传送级(RTL)到算法级,包括进程和队列级。 (13)能够使用内置开关级原语在开关级对设计完整建模。 (14)同一语言可用于生成模拟激励和指定测试的验证约束条件,例如输入值的指定。 (15)VerilogHDL能够监控模拟验证的执行,即模拟验证执行过程中设计的值能够被监控和显示。 这些值也能够用于与期望值比较,在不匹配的情况下,打印报告消息。 (16)在行为级描述中,VerilogHDL不仅能够在RTL级上进行设计描述,而且能够在体系结构级描述及其算法级行为上进行设计描述。 (17)能够使用门和模块实例化语句在结构级进行结构描述。 (18)在VerilogHDL的混合方式建模能力,即在一个设计中每个模块均可以在不同设计层次上建模。 (19)VerilogHDL还具有内置逻辑函数,例如&(按位与)和|(按位或)。 (20)对高级编程语言结构,例如条件语句、情况语句和循环语句,语言中都可以使用。 (21)可以显式地对并发和定时进行建模。 (22)提供强有力的文件读写能力。 (23)语言在特定情况下是非确定性的,即在不同的模拟器上模型可以产生不同的结果;例如,事件队列上的事件顺序在标准中没有定义。 3.3使用Modelsim对电路进行仿真和验证 3.3.1Modelsim的介绍 Mentor公司的ModelSim是业界最优秀的HDL语言仿真软件,它能提供友好的仿真环境,是业界唯一的单内核支持VHDL和Verilog混合仿真的仿真器。 它采用直接优化的编译技术、Tcl/Tk技术、和单一内核仿真技术,编译仿真速度快,编译的代码与平台无关,便于保护IP核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段,是FPGA/ASIC设计的首选仿真软件。 主要特点: •RTL和门级优化,本地编译结构,编译仿真速度快,跨平台跨版本仿真; •单内核VHDL和Verilog混合仿真; •源代码模版和助手,项目管理; •集成了性能分析、波形比较、代码覆盖、数据流ChaseX、SignalSpy、虚拟对象VirtualObject、Memory窗口、Assertion窗口、源码窗口显示信号值、信号条件断点等众多调试功能; •C和Tcl/Tk接口,C调试; •对SystemC的直接支持,和HDL任意混合 •支持SystemVerilog的设计功能; •对系统级描述语言的最全面支持,SystemVerilog,SystemC,PSL; •ASICSignoff。 ModelSim分几种不同的版本: SE、PE、LE和OEM,其中SE是最高级的版本,而集成在Actel、Atmel、Altera、Xilinx以及Lattice等FPGA厂商设计工具中的均是其OEM版本。 SE版和OEM版在功能和性能方面有较大差别,比如对于大家都关心的仿真速度问题,以Xilinx公司提供的OEM版本ModelSimXE为例,对于代码少于40000行的设计,ModelSimSE比ModelSimXE要快10倍;对于代码超过40000行的设计,ModelSimSE要比ModelSimXE快近40倍。 ModelSimSE支持PC、UNIX和LINUX混合平台;提供全面完善以及高性能的验证功能;全面支持业界广泛的标准。 3.3.2Modelsim仿真步骤 ◆创建工程: 在ModelSim中建立Project。 点击FileðNewðProject,得到CreataProject的弹出窗口。 在ProjectName栏中填写你的项目名字,建议和你的顶层文件名字一致。 ProjectLocation是你的工作目录,你可通过Brose按钮来选择或改变。 DdfaultLibraryName可以采用工具默认的work。 ◆加入设计文件和测试平台: ModelSim会自动弹出AddItemstotheproject窗口。 选择AddExsitingFile后,根据相应提示将文件加到该Project中。 ◆编译: 编译(包括源代码和库文件的编译)。 编译可点击ComlileðComlileAll来完成。 ◆装载文件: 点击SimulateðSimulate…后,选定顶层文件(激励文件),ADD加入,然后点击LOAD,装载。 ◆开始仿真: 同过菜单: View->Structure,View->Signals,View->Wave打开Structure,Signals,Wave三个窗口。 在Structure窗口内选定你所要观察的信号所在的模块,然后在Signals窗口选定信号,同过鼠标左键拖放到Wave窗口。 然后在Wave窗口,点击runall,运行,在波形窗口就可以看到信号的仿真波形。 4DDS的硬件结构及实现方法 4.1直接数字频率合成的系统组成 DDS主要由5个基本部分组成: 1相位累加器 2相位调制器 3波形存储器(ROM)查找表 4DAC 5低通滤波器(LowPassFilter) 相位累加器、相位调制器、波形存储器查找表是DDS结构中的数字部分,由于具有数控频率合成功能,有合称为NCO(NumericallyControlledOscillator)。 若存储器有N条地址线,则这个存储器的存储空间为2的N次方。 若在2的N次方个存储单元当中存放一个周期的不同的波形数据,则每个单元内的数据就表示波形幅值的大小,这种存储器称为波形数据存储器。 如果重复地从0~2的N次方的存储单元读取数据,在存储区的输出端就会得到周期的信号序列;若将信号序列输入至DAC(DigitaltoAnalogConvetor),,就能在DAC的输出端得到连续的电压或者电流波形。 输出信号的周期是有读出数据存储器的时钟信号所决定。 若设CLK为波形存储器的时钟,该时钟的周期为T,则频率为f=1/T。 所以,时钟频率越高,从DAC中得到的信号频率也就越高。 图4-1直接频率合成技术系统组成框图 4.2基于Verilog的DDS系统设计: 4.2.1DDS系统相关的VerilogHDL语言代码的编写 下面是DDS系统的主程序,程序当中只是例化了ROM模块,具体内容则在后面详细讲述清楚。 `include"romtab.v" `include"claadd8s.v" `include"loadfw.v" `include"loadpw.v" `include"sinlup.v" `inclu
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