计算机系统结构复习题.docx

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计算机系统结构复习题

Question4

Asingle-issueprocessorusestomasulo’salgorithminitsfloating-pointunit,whichhasoneadderandonemultiplier,eachwithitsownsetofreservationstation,thereisonlyoneCDB,andbroadcastonthisCDBtakesanentireprocessorisexecutingthefollowingsequenceofinstructionand,foreachinstruction,weshowthecycleinwhichtheinstructionisfetched,decoded,issued,beginstoexecute,andwritesresult.

单发射处理器在其浮点单元中使用托马斯算法，其具有一个加法器和一个乘法器，每个具有其自己的一组保留站，只有一个CDB，并且在该CDB上广播需要整个周期。

处理器正在执行以下指令序列，并且对于每个指令，我们示出指令被取出，解码，发出，开始执行和写入结果的周期。

instruction

fetch

decode

issue

execute

Writeresult

I1

MULR1,R2,R2

1

2

3

4

8

I2

ADDR1,R1,R2

2

3

4

9

10

I3

MULR2,R2,R3

3

4

5

8

13

I4

ADDR3,R1,R1

4

5

6

11

12

I5

MULR1,R1,R1

5

6

7

12

16

I6

ADDR2,R3,R4

6

7

11

?

?

?

?

I7

ADDR1,R5,?

?

7

8

13

17

18

1、whatisthelatencyofthemultiplier?

4

2、Isthemultiplierpipelined?

N

3、Howmanyreservationstationaretherefortheadder?

2

4、InwhichcycledoesI6begintoexecute?

13

5、Whichregisterdoes?

?

RepresentinI7R1

6、IftheprioryforusingCDBdependsonthetypeofinstruction,betweenADDandMULthepriorityforusingtheCDBgoesto___?

ADD

Question8（书本92页）

.Loop:

LDR1,0（R2）;loadR1fromaddress0+R2

DADDIR1,R1,#1;R1=R1+1

SDR1,0,（R2）;storeR1ataddress0+R2

DADDIR2,R2,#4;R2=R2+4

DSUBR4,R3,R2;R4=R3-R2

BNEZR4,Loop;branchtoLoopifR4!

=0

AssumethattheinitialvalueofR3isR2+396.

答案：

（1）依题意可得，指令序列执行的流水线时空图如下：

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

1

IF

ID

EX

ME

WB

2

IF

ID

EX

ME

WB

3

IF

ID

EX

ME

WB

4

IF

ID

EX

ME

WB

5

IF

ID

EX

ME

WB

6

IF

ID

EX

ME

WB

1

IF

IF

ID

EX

ME

时钟周期为：

17*98+18=1684

（2）依题意可得，指令序列执行的流水线时空图如下：

1

2

3

4

5

6

7

8

9

10

11

12

13

14

15

1

IF

ID

EX

ME

WB

2

IF

ID

S

EX

ME

WB

3

IF

S

ID

EX

ME

WB

4

IF

ID

EX

ME

WB

5

IF

ID

EX

ME

WB

6

IF

ID

EX

ME

WB

7

IF

Miss

Miss

IF

ID

EX

ME

WB

时钟周期为：

10*98+11=991

（3）依题意可得，指令序列执行的流水线时空图如下：

1

2

3

4

5

6

7

8

9

10

11

1

IF

ID

EX

ME

WB

2

IF

ID

EX

ME

WB

3

IF

ID

EX

ME

WB

4

IF

ID

EX

ME

WB

5

IF

ID

EX

ME

WB

6

IF

ID

EX

ME

WB

1

IF

ID

EX

ME

WB

时钟周期为：

6*98+10=598

Question9

9a）Whatistheeffectiveaccesstimeofacachememorysysteminwhichthereisa2-waysetassociativecache,havingthefollowingparameters:

Parameter:

Value:

numberofsets

1024sets

linesize

16words

cacheaccesstime

15ns/line

mainmemoryaccesstime

70ns/word

mainmemoryaddressspacesize

256Mwords

cachehitrate

95%

Labelthefieldsofthememoryaddressbelowusedtoaccessthecacheandindicatethesizeofeachfield（innumberofbits）.Assumethatmemoryisword-addressed.

Tag:

_14_bits

Index:

_10_bits

Offset:

_4_bits

9b）Whatistheeffectiveaccesstimeofacachememorysysteminwhichthereisadirectmappedlevel1（L1）cacheandafullyassociativelevel2（L2）cache,havingthefollowingparameters:

Parameter:

Value:

L1numberofsets

128sets

L1linesize

4words

L1cacheaccesstime

10ns/line

L2linesize

8words

L2cacheaccesstime

20ns/line

mainmemoryaccesstime

70ns/word

mainmemorysize

256Mwords

L1cachehitrate

95%

L2cachehitrate

89%

LabelthefieldsofthememoryaddressbelowusedtoaccesstheL1cacheandindicatethesizeofeachfield（innumberofbits）.Assumethatmemoryisword-addressed.

Tag:

_19_bits

Index:

_7_bits

Offset:

_2_bits

LabelthefieldsofthememoryaddressbelowusedtoaccesstheL2cacheandindicatethesizeofeachfield（innumberofbits）.Assumethatmemoryisword-addressed.

Tag:

_25_bits

Index:

_0_bits

Offset:

_3_bits

Question11

一个简单的共享内存cache-coherent机有四个处理器,没有\"虚拟到物理\"的翻译和16位（物理）地址。

每个处理器有一个L1数据缓存，没有L2高速缓存。

每个L1缓存是有四个64字节的块（每个缓存的大小是256字节）的直接変换,他们使用MESI一致性协议来保持一致的。

每个缓存的初始状态（十六进制符号标记所示）:

P0

P1

P2

P3

state

tag

state

tag

state

tag

state

tag

I

0F

S

0F

S

01

S

01

M

01

E

02

M

03

E

04

I

0F

I

0F

E

0F

I

0F

M

00

E

02

S

04

I

06

如果按顺序执行下面的内存访问，将会发生什么？

特别是,指定每个其他的缓存发生在由于总线广播、数据从哪里来（如果在缓存中没有准备好）,和新状态块的请求者的缓存。

P0写一个字到地址00fc

P1读一个字到地址0f8c

P2读一个字到地址0f8c

P3写一个字到地址0444

答案：

P0

P1

P2

P3

state

tag

state

tag

state

tag

state

tag

I

OF

S

OF

S

OF

S

OF

M

01

E

02

M

03

M

04

I

OF

I

OF

E

OF

I

OF

M

00

E

02

S

04

I

06

Question13

答案：

A：

P0B0（S,120,00，20）

B：

P0B0（M,120,00，80）P1B0（I,120,00，20）

C：

P2B0（M,120,00，80）P0B0（I,120,00，80）P1B0（I,120,00，80）

D：

P1B2（S,110,00，30）P2B2（S,110,00，30）

E：

P0B1（M,108,00，48）P1B1（I，108，,0,08）P2B1（I，108,00,08）

F：

P0B2（M,130,00，78）

1.处理器中某功能部件占总应用程序执行时间的比例为40%，先将该功能部件改进（加速10倍），则整个应用程序的加速比为多少？

（D）

A.B.C.D.

2.在计算机系统设计中，比较好的方法是：

（D）

A.从上向下设计B.从下向上设计

C.从两头向中间设计D.从中间开始向上、向下设计

3.对系统程序员不透明的是：

（D）

A.Cache存储器B.系列机各档不同的数据通路宽度

C.指令缓冲寄存器D.虚拟存储器

4.系列机软件应做到：

（B）

A.向前兼容，并向上兼容B.向后兼容，力争向上兼容

C.向前兼容，并向下兼容D.向后兼容，力争向下兼容

5.属计算机系统结构考虑的应是（C）。

A．主存采用CMOS还是TTLB．主存采用多体交叉还是单体

C．主存容量和编址方式D．主存频宽的确定

6.最能确保提高虚拟存储器访问主存的命中率的改进途径是（D）。

A．增大辅存容量B．采用FIFO替换算法并增大页面

C．改用LRU替换算法并增大页面D．改用LRU替换算法并增大页面数

7.静态流水线是指（C）。

A．只有一种功能的流水线B．功能不能改变的流水线

C．同时只能完成一种功能的多功能流水线

D．可同时执行多种功能的流水线

8.假设用软件方法在A计算机上实现B计算机的指令系统，则B称为（C）。

A．仿真机　B.宿主机　C．虚拟机　D.目标机　

9.计算机中优化使用的操作码编码方法是（D）。

A.哈夫曼编码码码D.扩展操作码　

10.在采用基准测试程序来测试评价机器的性能时，下列方法按照评价准确性递增的顺序排列是（B）。

（1）．实际的应用程序方法

（2）．核心程序方法

（3）．玩具基准测试程序（小测试程序）

（4）．综合基准测试程序

A:

（1）

（2）（3）（4）

B:

（2）（3）（4）

（1）

C:

（3）（4）

（1）

（2）

D:

（4）（3）

（2）

（1）

11.10.在系统结构设计中，提高软件功能实现的比例会（C）。

A、提高解题速度B、减少需要的存贮容量

C、提高系统的灵活性D、提高系统的性能价格比　

12.CPI是量化计算机性能的一个重要指标,关于CPI说法正确的是（C）

A.CPI由计算机的结构决定

B.CPI由运行在计算机系统上的应用程序决定

C.CPI由计算机的结构和应用程序共同决定

由计算机的时钟周期决定

13.以下不属于计算机性能公式的变量是（D）

A.ICB.时钟周期C.CPID.MIPS

14.未曾实现的商业计算机结构类型是（C）

A.SISDB.SIMDC.MISDD.MIMD

15.关于近10年CPU从单核转向多核处理器的解释正确的是（D）

A.指令级并行技术已经发展到极限

B.CPU的工作电压很难再下降

C.提高时钟频率会带来CPU的散热极限问题

D.上述理由全部正确

16.图像处理器GPU属于哪种结构（B）

A.SISDB.SIMDC.MISDD.MIMD

17.以下不属于Flynn体系结构类型的是（C）

A.SISDB.SIMDC.SIMTD.MISD

18.CPI是量化计算机性能的一个重要指标,关于CPI说法正确的是（B）

A.CPI由计算机的结构决定

B.CPI由运行在计算机系统上的应用程序决定

C.CPI由计算机的结构和应用程序共同决定

由计存储器系统决定

分析：

CPI=TC/IC

19.与存储器-存储器结构指令集结构相比,寄存器-寄存器结构（D）.

A.CPI大B.完成同一个算法需要的指令数更少

C.指令的功能更复杂D.固定长度的指令编码方式

20.计算机系统的执行时间的通用公式为：

CPUtime=y×时钟周期×CPI,此处y是（B）

A.程序执行的周期数

B.被执行的指令总数

C.包括访问存缺失在内的指令平均执行时间

D.每个周期内执行的指令数

21.RISC与CISC不同处有（C）

A.RISC指令复杂B.CISC指令效率高

C.RISC指令数量少D.以上说法均错误

22.关于MIPS的指令集结构类型说法正确的是（A）

A.寄存器-寄存器

B.寄存器-存储器

C.存储器-存储器

D.以上说法均错

23.流水线技术可以（A）

A.提高吞吐率B.降低吞吐率

C.降低响应时间D.增加响应时间

24.流水线通过哪种方式提高系统的性能（C）

A.减少指令的响应时间B.消除指令相关

C.开发指令级的并行D.降低CACHE的缺失率

25.恶化流水线的处理器性能的原因是（D）

A.流水线每级处理时间不同

B.连续的指令间的相关

C.流水线的结构相关

D.以上全部正确

26.流水线技术可以（D）

A.提高吞吐率和不改变响应时间

B.提高吞吐率和降低响应时间

C.降低吞吐率和降低响应时间

D.提高吞吐率和增加响应时间

27.在k级单流水线中执行n个任务，所消耗的时钟周期数（A）

A.k+n-1B.nk+1C.kD.以上说法全部错误

28.关于静态指令调度和指令动态调度说法错误的是（C）

A.编译器相比于硬件有更多的时间处理复杂的调度算法

B.编译器静态调度的前提是假设指令间存在比时间更复杂的冲突

C.编译器静态调度需要比动态调度更多的关于冲突的精确历史数据

D.以上说法都错误

29.保留站项在流水线的哪一级释放（A）

A.写结果B.发射C.执行D.确认

30.使用独立的指令CACHE和数据CACHE的理由是（D）

A.数据和指令存在在不同的存储器。

B.每个核的指令不同但数据共享

C.存储器的方法模式不同

D.减少指令和数据访存的冲突

31.关于全相联CACHE说法正确的是（C）

A.等价于一个1组1路组相联CACHE

B.等价于一个多组1路组相联CACHE

C.等价于一个1组多路直接映像CACHE

D.等价于一个多组1路组直接映像CACHE

32.关于强制性不命中说法正确的是（A）

A.块第一次被访存所以不在CACHE中.

B.程序执行过程中由于cache容量有限不能保存所有块

C.因为采用组相联和直接映像所以发生冲突被替换掉

D.以上说法全错

33.在采用单流水线、顺序执行和顺序提交结果的处理器中，那种情况会导致数据冒险（C）

A.写后写B.读后写C.写后读D.读后读

34.为什么乱序执行的处理器采用顺序方式提交指令执行结果?

（D）

A.确保精确异常B.确保多CACHE的一致性

C.纠正和恢复分支预测错误的现场D.A和C都正确

35.在块替换策略中，采用替换最近很少使用方法的理由是（A）

A.充分利用了程序的时间和空间局部性原理

B.充分利用了程序的局部性原理

C.充分利用了程序的空间局部性原理

D.没用充分利用了程序的时间和空间局部性原理

36.在4路组相联缓存中，一个新的块的位置被映像到（C）

A.任何位置

B.块地址与组数取余运算的结果选组号，然后固定在组中的固定位置

C.块地址与组数取余运算的结果选组号，然后存放在组中的任何位置

D.以上说法都不对

37.关于最近20年内发生的事情说法正确的是（A）

A.处理器和存储器性能都提高了，但是处理器提高更多。

B.存储器性能提高但处理器没有。

C.处理器和存储器性能都提高了，但是存储器提高更多。

D.处理器性能提高但存储器没有。

38.相比于写直达发，写回法的优势在于?

（A）

A.减少存储器访存次数B.减少不命中的开销

C.减少命中时间D.降低缺失率

39.假设指令的处理必须使用五个功能部件,这五个部件的执行时间分别为:

10ns,8ns,10ns,10nsand7ns.如果使用流水线技术，流水线寄存器的时间开销为1ns，采用流水线与非流水线的加速比为（A）

A.B.5C.D.3

40.下列说法错误是:

（B）

A.分支预测转移比预测分支不转移困难，因为需要提前指导分支转移目标指令的地址。

B.预测分支转移和不转移的准确率都为50%。

C.根据BTB可以在取指令前判断该指令是否为分支指令。

D.流水线的深度会增加分支预测错误的开销时间。

41.寄存器换名技术可以消除（D）

A.写后写冒险

B.读后写冒险

C.写后读冒险

D.A和C全部正确

42.以下说法错误的是（D）

A.第一级缓存的容量小于第二级缓存的容量

B.第一级缓存的响应时间小于第二级缓存的响应时间

C.第一级缓存的被访问次数小于第二级缓存的访问次数

D.第一级缓存和第二级缓存都采用相同的地址映像方法

43.假设指令的处理必须使用五个功能部件,这五个部件的执行时间分别为:

10ns,8ns,10ns,10nsand7ns.如果使用流水线技术，流水线寄存器的时间开销为1ns，采用流水线与非流水线的加速比为（A）

A.B.5C.D.3

44.为什么乱序执行的处理器采用顺序方式提交指令执行结果?

（D）

A.确保精确异常

B.确保多CACHE的一致性

C.纠正和恢复分支预测错误的现场

D.A和C都正确

45.在前瞻执行中，ROB中的项释放处在那一级（C）

A.译码B.发射C.执行D.确认

46.以下说法正确的是?

（D）

A.直接映像cache与只有1个组多路组相联CACHE等价

B.直接映像cache与只有1个组的全相联CACHE等价

C.直接映像cache与只有1个组1路组相联CACHE等价

D.以上说法都错

47.下列哪种地址映像方式不适合使用位预测技术（