计数器.docx
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计数器.docx
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计数器
100进制计数器个位十位分开
LIBRARYieee;
USEieee.std_logic_1164.ALL;
USEieee.std_logic_unsigned.ALL;
ENTITYcount100IS
PORT(en,clk:
INSTD_LOGIC;
qa:
outSTD_LOGIC_VECTOR(3DOWNTO0);--个位数计数
qb:
outSTD_LOGIC_VECTOR(2DOWNTO0);--十数计数
rco:
OUTSTD_LOGIC);--计数进位
ENDcount100;
ARCHITECTUREaOFcount60IS
BEGIN
process(clk)
variabletma:
STD_LOGIC_VECTOR(3DOWNTO0);
variabletmb:
STD_LOGIC_VECTOR(2DOWNTO0);
begin
if(clk'eventandclk='1')then
if(en='1')then
if(tma="1001")thentma:
="0000";
if(tmb=“1001”)thentmb:
=“0000”;rco<=‘1’;
elsetmb:
=tmb+1;
endif;
elsetma:
=tma+1;rco<=‘0’;
endif;endif;endif;
qa<=tma;qb<=tmb;
endprocess;
ENDa;
60进制不分十位个位
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitylsyis
port(clk:
instd_logic;
cq:
outstd_logic_vector(7downto0);
cout:
outstd_logic);
endlsy;
architecturezhangoflsyis
begin
process(clk)
variablecqi:
std_logic_vector(7downto0);
begin
ifclk'eventandclk='1'then
ifcqi<59thencqi:
=cqi+1;
elsecqi:
=(others=>'0');
endif;
endif;
ifcqi=59thencout<='1';
elsecout<='0';
endif;
cq<=cqi;
endprocess;
endzhang;
分频器50占空比1:
1
LIBRARYieee;
USEieee.std_logic_1164.ALL;
USEieee.std_logic_unsigned.ALL;
ENTITYcountIS
PORT(clk:
inSTD_LOGIC;
clkout:
bufferSTD_LOGIC;
ENDcount;
ARCHITECTUREaOFcountIS
Signalcount:
STD_LOGIC_vector(21downto0);
BEGIN
PROCESS(clk)
BEGIN
IF(clk'EVENTANDclk=‘1’)THEN
IF(count=“11001")
THENcount=“00000”;
clkout<=notclkout;
ELSE
count=count+1;
ENDIF;
ENDIF;
ENDPROCESS;
ENDa;
使用vhdl语言设计程序,能够实现计算输入信号中1的个数。
输入信号data为八位信号,输出y为三位信号,要求该程序能够计算出八位信号的八位中有几位信号是1
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitydatais
port(data:
instd_logic_vector(7downto0);
y:
outstd_logic_vector(2downto0));
enddata;
architectureloopofdatais
begin
p1:
process(data)
variabletmp:
std_logic_vector(2downto0);
begin
tmp:
="000";
foriin0to7loop
ifdata(i)='1'then
tmp:
=tmp+'1';
endif;
endloop;
y<=tmp;
endprocessp1;
endloop;
设计一个D触发器,输入信号为时钟clk,数据D[3:
0],复位端rst,输出为Q[3:
0],要求分别设计同步复位D触发器和异步复位D触发器
libraryieee;
useieee.std_logic_1164.all;
entitydffis
port(clk,d,clr:
instd_logic;
q:
outstd_logic);
enddff;
architecturedff2ofdffis
begin
p1:
process(clk,clr)
begin
if(clr='0')then
q<='0';
elsif(clkeventandclk='1')then
q<=d;
endif;
endprocessp1;
enddff2;
libraryieee;
useieee.std_logic_1164.all;
entitydffis
port(clk,d,clr:
instd_logic;
q:
outstd_logic);
enddff;
architecturedff2ofdffis
begin
p1:
process(clk,clr)
begin
if(clk'eventandclk='1')then
if(clr='1')then
q<='0';
else
q<=d;
endif;
endif;
endprocess;
enddff2;
下列程序是使用条件信号赋值语句设计的异或门,请使用ifelse语句改写该程序。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYxor_gateIS
PORT(a,b:
instd_logic;
c:
outstd_logic);
endxor_gate;
ARCHITECTUREdata_flowOFxor_gateIS
BEGIN
C<='0'WHENa='0'ANDb='0'ELSE
'1'WHENa='0'ANDb='1'ELSE
'1'WHENa='1'ANDb='0'ELSE
'0'WHENa='1'ANDb='1'ELSE
'0';
ENDdata_flow;
改:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYxor_gateIS
PORT(a,b:
instd_logic;
c:
outstd_logic);
endxor_gate;
ARCHITECTUREdata_flowOFxor_gateIS
BEGIN
if(a='0'ANDb='0')then
ELSE
c<='0';
if(a='0'ANDb='1')then
ELSE
c<='1';
if(a='1'ANDb='0')then
ELSE
c<='1';
if(a='1'ANDb='1')then
ELSE
c<='0';
else
c<='0';
endif;
endif;
endif;
endif;
ENDdata_flow;
下列程序是使用case语句设计的数据选择器,请使用withselect选择信号带入语句改写该程序。
libraryieee;
useieee.std_logic_1164.all;
entitymuxis
port(d0,d1,d2,d3,a0,a1:
instd_logic;
y:
outstd_logic);
endmux;
architecturebehavofmuxis
signala:
std_logic_vector(1downto0);
begin
process(a0,a1,d0,d1,d2,d3)
begin
a<=a1&a0;
caseais
when"00"=>y<=d0;
when"01"=>y<=d1;
when"10"=>y<=d2;
when"11"=>y<=d3;
whenothers=>y<='Z';
endcase;
endprocess;
endbehav;
改:
libraryieee;
useieee.std_logic_1164.all;
entitymuxis
port(d0,d1,d2,d3,a0,a1:
instd_logic;
y:
outstd_logic);
endmux;
architecturebehavofmuxis
signala:
std_logic_vector(1downto0);
begin
process(a0,a1,d0,d1,d2,d3)
begin
a<=a1&a0;
withaselect
y<=d0when"00",
d1when"01",
d2when"10",
d3when"11",
'Z'whenothers;
endprocess;
endbehav;
数据检测
对串行数据进行检测,连续输入3个或者3个以上的1时输出为1,其他输入情况下输出为0)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
entitychuanxingjianceis
port(clk,x:
instd_logic;
y:
outstd_logic);
endchuanxingjiance;
architectureoneofchuanxingjianceis
typestate_typeis(s0,s1,s2,s3);
signalp,n:
state_type;
begin
process(clk)
begin
ifclk'eventandclk='1'then
p<=n;
endif;
endprocess;
process(x,p)
begin
casepis
whens0=>
ifx='1'thenn<=s1;elsen<=s0;endif;y<='0';
whens1=>
ifx='1'thenn<=s2;elsen<=s0;endif;y<='0';
whens2=>
ifx='1'thenn<=s3;elsen<=s0;endif;y<='0';
whens3=>
ifx='1'thenn<=s3;elsen<=s0;endif;y<='1';
whenothers=>null;
endcase;
endprocess;
endone;
FLASHMemory存储的数据是非易失的(不容易丢失)。
对
熔丝型结构的PROM数据写好后,可以再次修改数据
错
EEPROM是用紫外线照射进行数据擦除
所选答案:
错
正确答案:
错
EEPROM需要用20~25V的大电压进行数据写入
所选答案:
错
正确答案:
错
EEPROM可以逐字擦除逐字写入数据。
所选答案:
对
正确答案:
对
FLASHMemory可以逐字擦除逐字写入数据。
所选答案:
错
正确答案:
错
下列哪个存储器的数据掉电后会丢失。
所选答案:
RAM
正确答案:
RAM
FPGA中文含义是什么?
所选答案:
现场可编程门阵列
正确答案:
现场可编程门阵列
生产第一块FPGA芯片的公司是下列哪家公司?
所选答案:
Xilinx
正确答案:
Xilinx
以下哪个工具是Xilinx公司的可编程逻辑器件设计工具?
所选答案:
ISE
正确答案:
ISE
下列哪个语言是IEEE标准的硬件描述语言
所选答案:
VHDL
正确答案:
VHDL
一个VHDL语言可以含有多个实体
所选答案:
错
正确答案:
错
buffer既能用于输出,也能用于反馈
所选答案:
对
正确答案:
对
out既能用于输出,也能用于反馈
所选答案:
错
正确答案:
错
inout既能用于输出,也能用于反馈
所选答案:
对
正确答案:
对
Bit数据类型含有几个值?
所选答案:
B.2
正确答案:
B.2
字符不区分大小写
所选答案:
错
以下哪种数据类型不是VHDL语言可以直接使用的数据类型
所选答案:
D.Std_logic
Std_Logic数据类型含有几个值?
所选答案:
A.9
下列哪个数据对象不一定代表着实际的物理结构?
所选答案:
C.变量
给信号再次赋值使用:
=
所选答案:
错
给变量再次赋值使用:
=
所选答案:
对
给常量再次赋值使用<=
所选答案:
错
变量只能出现在进程和子程序中
所选答案:
对
可以在结构体里面进行变量的定义
所选答案:
错
A:
=“10110001”;
ASLL2的值是多少?
所选答案:
11000100
A:
=“10110001”;
ASRL2的值是多少?
所选答案:
00101100
A:
=“10110001”;
AROL2的值是多少?
所选答案:
11000110
A:
=“10110001”;
B:
=“01011101”;
AANDB等于什么?
所选答案:
00010001
A:
=“10110001”;
B:
=“01011101”;
AORB等于什么?
所选答案:
11111101
A:
=“10110001”;
B:
=“01011101”;
AXORB等于什么?
A:
=“10110001”;
B:
=“01011101”;
C:
=“1110”;
A&C[2]&B[0]等于什么?
所选答案:
1011000111
下列哪个是合法的标识符
所选答案:
C.addr_3
VHDL程序包含哪五个部分
所选答案:
实体结构体配置包集合库
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