东南大学信息工程数字电路与系统第3次实验报告.docx
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东南大学信息工程数字电路与系统第3次实验报告
数字逻辑电路实验
第3次实验报告
实验题目
1位全加器设计
实验日期
2017.11.15
一、实验题目
1、完成1位全加器的设计,用逻辑门实现,完成输入输出真值表验证。
2、完成1位全加器的设计,用中规模逻辑器件(74138)实现,完成输入输出真值表验证。
二、实验原理
实验1:
用逻辑门实现一位全加器,其中的逻辑门包含与门,异或门,非门。
实验2:
用中规模逻辑器件(74138)实现,完成输入输出真值表验证
三、设计过程
实验1:
假设A代表被加数,B代表加数,C代表低位向本位的进位,S代表相加得到的和,C0代表相加向更高位的进位。
全加器真值表
输入
输出
A
B
C
S
C0
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
由真值表写出S和C0的表达式
S=
C0=
由于没有或门,所以将C0化为C0=
异或门采用84HC68,与非门采用74HC00
Multisim仿真如下,开关A代表A,开关B代表B,开关C代表C,LED灯S亮代表S输出为1,灭代表输出0,LED灯C0亮代表C0输出1,灭代表输出0。
A=0,B=0,C=0,S=0,C0=0
A=1,B=0,C=0,S=1,C0=0
A=0,B=1,C=0,S=1,C0=0
A=1,B=1,C=0,S=0,C0=1
A=0,B=0,C=1,S=1,C0=0
A=1,B=0,C=1,S=0,C0=1
A=1,B=1,C=0,S=0,C0=1
A=1,B=1,C=1,S=1,C0=1
面包板实现如下
实验二:
假设A代表被加数,B代表加数,C代表低位向本位的进位,S代表相加得到的和,C0代表相加向更高位的进位。
全加器真值表
输入
输出
A
B
C
S
C0
0
0
0
0
0
0
0
1
1
0
0
1
0
1
0
0
1
1
0
1
1
0
0
1
0
1
0
1
0
1
1
1
0
0
1
1
1
1
1
1
由真值表写出S和C0的表达式
S=
C0=
根据真值表画出卡洛图
S的卡洛图
ABC
0
1
00
0
1
01
1
0
11
0
1
10
1
0
C的卡洛图
ABC
0
1
00
0
0
01
0
1
11
1
1
10
0
1
74138为数据选择器,输出为最小项的非,将表达式化为
S=
C=
Multisim仿真如下:
开关A代表A,开关B代表B,开关C代表C,LED灯S亮代表S输出为1,灭代表输出0,LED灯C0亮代表C0输出1,灭代表输出0。
A=0,B=0,C=0,S=0,C0=0
A=0,B=0,C=1,S=1,C0=0
A=0,B=1,C=0,S=1,C0=0
A=0,B=1,C=1,S=0,C0=1
A=1,B=0,C=0,S=1,C0=0
A=1,B=0,C=1,S=0,C0=1
A=1,B=1,C=0,S=0,C0=1
A=1,B=1,C=1,S=1,C0=1
面包板实现电路如下,开关从右往左依次为A,B,C,绿色的二极管为S,红色的二极管为C0
四、测试方法及测试结果
实验1:
面包板的开关从右往左依次是A,B,C,绿色二极管为S,红色二极管为C0,测试结果如下图
A=0,B=0,C=0,S=0,C0=0
A=0,B=0,C=1,S=1,C0=0
A=0,B=1,C=0,S=1,C0=0
A=0,B=1,C=1,S=0,C=1
A=1,B=0,C=0,S=1,C0=0\
A=1,B=0,C=1,S=0,C0=1
A=1,B=1,C=0,S=0,C0=1
A=1,B=1,C=1,S=1,C0=1
实验2:
A=0,B=0,C=0,S=0,C0=0
A=0,B=0,C=1,S=1,C0=0
A=0,B=1,C=0,S=1,C0=0
A=0,B=1,C=1,S=0,C0=1
A=1,B=0,C=0,S=1,C0=0
A=1,B=0,C=1,S=0,C0=1
A=1,B=1,C=0,S=0,C0=1
A=1,B=1,C=1,S=1,C0=1
五、实验结论
实验1需要用到与非门,异或门,电路实现相对复杂,实验2用到了74138译码器,直接能得到最小项的非,最后通过四输入与非门得到S与C0的输出。
经验总结:
在连接电路之前需要在Multisim上做好仿真,在仿真结果正确后,连接电路的正确率要高一些,在根据Multisim电路图实际连接时,要有条理地,根据每一个门的输入,输出,依此连接,同时,联通的导线尽量用同一种颜色,方便后期检查。
六、参考资料
《数字电路与系统》作者:
李文渊
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- 特殊限制:
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