数字电子技术自测练习及习题解答.docx
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数字电子技术自测练习及习题解答
自测练习(6.1)
1.4位寄存器需要()个触发器组成。
2.图6-1中,在CP()时刻,输入数据被存储在寄存器中,其存储时间为()。
3.在图6-4中,右移操作表示数据从()(FF0,FF3)移向(FF0,FF3)。
4.在图6-7中,当
为()电平时,寄存器执行并行数据输入操作;
5.74LS194的5种工作模式分别为()。
6.74LS194中,清零操作为()(同步,异步)方式,它与控制信号S1、S1()(有关,无关)。
7.74LS194中,需要()个脉冲可并行输入4位数据。
8.74LS194使用()(上边沿,下边沿)触发。
9.为了将一个字节数据串行移位到移位寄存器中,必须要()个时钟脉冲。
10.一组数据10110101串行移位(首先输入最右边的位)到一个8位并行输出移位寄存器中,其初始状态为11100100,在两个时钟脉冲之后,该寄存器中的数据为:
(a)01011110(b)10110101(c)01111001(d)00101101
1.4
2.上升沿,1个CP周期
3.FF0,FF3
4.低
5.异步清零,右移,左移,保持,并行置数
6.异步,无关
7.1
8.上边沿
9.8
10.(c)01111001
自测练习(6.2)
1.为了构成64进制计数器,需要()个触发器。
2.2n进制计数器也称为()位二进制计数器。
3.1位二进制计数器的电路为()。
4.使用4个触发器进行级联而构成二进制计数器时,可以对从0到()的二进制数进行计数。
5.如题5图中,()为4进制加法计数器;()为4进制减法计数器。
题5图(a)
题5图(b)
6.一个模7的计数器有()个计数状态,它所需要的最小触发器个数为()。
7.计数器的模是()。
(a)触发器的个数(b)计数状态的最大可能个数(b)实际计数状态的个数
8.4位二进制计数器的最大模是()。
(a)16(b)32(c)4(d)8
9.模13计数器的开始计数状态为0000,则它的最后计数状态是()。
1.6
2.n
3.触发器
4.15
5.(a),(b)
6.7,3
7.(c)
8.(a)
9.1100
自测练习(6.3)
1.与异步计数器不同,同步计数器中的所有触发器在()(相同,不同)时钟脉冲的作用下同时翻转。
2.在考虑触发器传输延迟的情况下,同步计数器中各Q输出端相对于时钟脉冲的延迟时间()(相同,不同)。
3.在考虑触发器传输延迟的情况下,异步计数器中各Q输出端相对于时钟脉冲的延迟时间()(相同,不同)。
4.采用边沿JK触发器构成同步22进制加法计数器的电路为()。
5.采用边沿JK触发器构成同步22进制减法计数器的电路为()。
6.采用边沿JK触发器构成同步2n进制加法计数器,需要()个触发器,第一个触发器FF0的输入信号为(),最后一个触发器FF(n-1)的输入信号为()。
7.采用边沿JK触发器构成同步3进制加法计数器的电路为()。
8.23进制加法计数器的最大二进制计数是()。
9.参看图6-21所示计数器,触发器FF2为()(最高位,最低位)触发器,第2个时钟脉冲后的二进制计数是()。
10.参看图6-23所示计数器,其计数范围为(),它的各输出波形为()。
1.相同
2.相同
3.不相同
4.
5.
6.n,J=K=1,J=K=Q0Q1Q2Qn-2
7.
8.111
9.最高位,010
10.000-100,输出波形略。
自测练习(6.4)
1.74LS161是()(同步,异步)()(二,十六)进制加计数器。
2.74LS161的清零端是()(高电平,低电平)有效,是()(同步,异步)清零。
3.74LS161的置数端是()(高电平,低电平)有效,是()(同步,异步)置数。
4.异步清零时与时钟脉冲()(有关,无关);同步置数时与时钟脉冲()(有关,无关)。
5.74LS161的进位信号RCO为一个()(正,负)脉冲;在()条件下产生进位信号。
6.在()条件下,74LS161的输出状态保持不变。
(a)CLR=1(b)LD=1(c)ET=0EP=0(d)ET·EP=0
7.74LS161进行正常计数时,每来一个时钟脉冲()(上升沿,下降沿),输出状态加计数一次。
8.74LS161进行正常计数时,相对于时钟脉冲而言,其输出Q0是()分频输出,Q1是()分频输出,Q2是()分频输出,输出Q3是()分频输出,进位信号RCO是()分频输出。
9.74LS192是()(同步,异步)()(二,十)进制可逆计数器。
10.74LS192的清零端是()(高电平,低电平)有效,是()(同步,异步)清零。
11.当74LS192连接成加法计数器时,CPD、CPU的接法是()。
(a)CPU=1CPD=1(b)CPU=1CPD=CP
(c)CPU=CPCPD=1(d)CPU=CPCPD=0
12.对于74LS93,将计数脉冲从CPA输入,QA连接到CPB时,()(QA,QD,QC,QB)是最高位;()(QA,QD,QC,QB)是最低位。
13.对于74LS90,将计数脉冲从CPA输入,QA连接到CPB时,构成()(8421BCD码,5421BCD码)十进制加计数器。
这时,()(QA,QD,QC,QB)是最高位;()(QA,QD,QC,QB)是最低位。
14.对于74LS90,将计数脉冲从CPB输入,QD连接到CPA时,构成()(8421BCD码,5421BCD码)十进制加计数器。
这时,()(QA,QD,QC,QB)是最高位;()(QA,QD,QC,QB)是最低位。
15.74LS90构成8421BCD码的十进制加计数器时,()可作为进位信号;它构成5421BCD码的十进制加计数器时,()可作为进位信号。
16.74LS90的异步清零输入端R0
(1)、R0
(2)是()(高电平,低电平)有效。
17.74LS90的异步置9输入端S9
(1)、S9
(2)是()(高电平,低电平)有效。
18.74LS90进行正常计数时,每来一个时钟脉冲()(上升沿,下降沿),输出状态加计数一次。
19.74LS90进行8421BCD码加计数时,相对于时钟脉冲而言,其输出QA是()分频输出,QB是()分频输出,QC是()分频输出,输出QD是()分频输出。
20.采用两片74LS161,按照异步方式构成多进制计数器时,如果将低位片的进位信号RCO直接连接到高位片的时钟脉冲输入端,这样构成的是()进制计数器。
21.两片74LS161构成的计数器的最大模是(),如果它的某计数状态为56,其对应的代码为()。
22.两片74LS90构成的计数器的最大模是(),如果它的某计数状态为56,其对应的代码为()。
23.在数字钟电路中,24进制计数器()(可以,不可以)由4进制和6进制计数器串接构成。
24.在数字钟电路中,60进制计数器()(可以,不可以)由6进制和10进制计数器串接构成。
1.同步,二或者十六均对。
2.低电平,异步
3.低电平,同步
4.无关,有关
5.正,输出端均为1
6.(a)、(b)、(d)
7.上升沿
8.2,4,8,16
9.同步,十进制
10.高电平,异步
11.(c)
12.QD,QA
13.8421BCD码,QD,QA
14.5421BCD码。
QA,QB
15.QD,QA
16.高电平
17.高电平
18.下降沿
19.2,5,10,10
20.256,但计数状态顺序发生了变化。
21.256,00111000
22.100,01010110
23.不可以
24.可以
习题
6.1如果习题6.1图中所示12位寄存器的初始状态为101001111000,那么它在每个时钟脉冲之后的状态是什么?
习题6.1图
6.2试用3片74LS194构成12位双向移位寄存器。
6.3试用负边沿D触发器构成异步8进制加法计数器电路,并画出其输出波形。
6.4试用负边沿JK触发器构成异步16进制减法计数器电路,并画出其输出波形。
6.5试用正边沿D触发器构成异步5进制加法计数器电路,并画出其输出波形。
6.6试用负边沿JK触发器构成同步16进制加法计数器电路,并画出其输出波形。
6.7试用负边沿JK触发器构成同步6进制加法计数器电路,并画出其输出波形。
6.8采用反馈清零法,利用74LS161构成同步10进制加法计数器,并画出其输出波形。
6.9采用反馈置数法,利用74LS161构成同步加法计数器,其计数状态为1001~1111。
6.10采用反馈清零法,利用74LS192构成同步8进制加法计数器。
6.11采用反馈置数法,利用74LS192构成同步减法计数器,其计数状态为0001~1000。
6.12试分析习题6.12图中所示电路,画出它的状态转换图,并说明它是几进制计数器。
6.13试分析习题6.13图中所示电路,画出它的状态转换图,并说明它是几进制计数器。
习题6.12图
习题6.13图
6.14采用反馈清零法,利用74LS93构成异步10进制加法计数器,并画出其输出波形。
6.15采用反馈清零法,利用74LS90按8421BCD码构成9进制加法计数器,并画出其输出波形。
6.16采用反馈置9法,利用74LS90按8421BCD码构成9进制加法计数器,并画出其输出波形。
6.17利用74LS90按5421BCD码构成7进制加法计数器,并画出其输出波形。
6.18分析习题6.18图中所示电路。
画出它的状态转换图,并说明它是几进制计数器。
习题6.18图
6.19利用两片74LS161构成同步24进制加法计数器,要求采用两种不同的方法。
6.20利用两片74LS90构成8421BCD码的异步24进制加法计数器,并比较它与上题中的24进制加法计数器之间输出状态的差别。
6.21分析习题6.21图中所示电路。
画出它的状态转换图,并说明它是几进制计数器。
习题6.21图
6.22分析习题6.22图中所示电路。
画出它的状态转换图,说明它是几进制计数器。
比较习题6.22图与习题6.21图中所示电路,两者有何不同?
习题6.22图
6.23分析习题6.23图中所示电路,
(1)数据输出端(Q端)由高位到低位依次排列的顺序如何?
(2)画出状态转换图,分析该电路构成几进制计数器。
(3)该电路输出一组何种权的BCD码?
(4)若将该计数器的输出端按QHQGQFQE的顺序接到8421BCD码的译码显示电路中,在CP作用下依次显示的十进制数是多少?
习题6.23图
解答
6.1它在每个时钟脉冲之后的状态是:
010*********,00010011110,000101001111,000010100111,100001010011,110000101001,111000010100,011100001010,001110000101,000111000010,100011100001,110001110000
6.2
6.3
6.4
6.5采用反馈清零法实现:
需要3个触发器,可在3位二进制加法计数器的基础上实现它。
Q2
Q1
Q0
0
0
0
0
0
1
·
·
·
·
·
·
·
·
·
1
0
0
1
0
1
1
1
0
1
1
1
负边沿D触发器构成的异步五进制加法计数器如下:
若采用正边沿D触发器,只需将上图中各触发器改为正边沿D触发器,且FF1、FF2的CP分别接到FF0、FF1的
输出端即可。
6.6
6.7
采用3个JK触发器构成该计数器。
同步六进制加法计数器的计数状态真值表如表所示,通过“观察”法可确定各个触发器的输入信号:
J0=K0=1;
Q1只在Q0=1的下一个时钟脉冲到来时才翻转。
则可确定FF1的输入信号为:
J1=K1=Q0
Q2只在Q1=1和Q0=1的下一个时钟脉冲到来时翻转,或者在Q2=1和Q0=1时改变。
故FF2的输入信号为:
J2=K2=Q0Q1+Q2Q1
由此可画出同步六进制加法计数器的电路:
6.8
计数脉冲
Q2
Q1
Q0
0
0
0
0
1
0
0
1
2
0
1
0
3
0
1
1
4
1
0
0
5
1
0
1
6
0
0
0
6.9
6.10
6.11
6.12
为6进制计数器。
6.13
为7进制计数器。
6.14略
6.15
6.16
6.17若采用反馈清零法,5421BCD码状态转换图为:
6.18
为6进制8421BCD码加法计数器。
6.19
方法一:
采用整体反馈清零法:
方法二:
采用整体反馈置数法:
略
6.20
它与6.19题中的计数器之间输出状态的差别为:
一个是八位二进制输出状态,另一个是八位8421BCD码的输出状态。
后者经译码显示电路可显示0~23的十进制数。
6.2160进制计数器。
6.2260进制计数器。
两者的功能相同,6.21中是十进制(低位)与六进制(高位)的级联;本题中是在100进制计数器基础上采用整体反馈清零法来实现的。
6.23
(1)QEQHQGQF
(2)10进制计数器
(3)5421BCD码
(4)0,2,4,6,8,1,3,5,7,9
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