集成电路原理与设计中期测试.docx

集成电路原理与设计中期测试.docx

《集成电路原理与设计中期测试.docx》由会员分享，可在线阅读，更多相关《集成电路原理与设计中期测试.docx（13页珍藏版）》请在冰豆网上搜索。

集成电路原理与设计中期测试

集成电路原理与设计中期测试

题目：

采用0.5微米CMOS工艺实现的一个CMOS反相器VDD=3.3V，基于MOS一级模型应用Matlab绘制VM与PMOS对NMOS宽长比的关系。

基于MOS一级模型应用Matlab计算最大噪声容限与PMOS对NMOS宽长比的关系。

再应用Hspice或Spectre仿真修正VM=2V时MOS管的参数设计。

1理论分析：

1.1逻辑阈值电平VM与PMOS对NMOS宽长比的关系：

当

时，NMOS管和PMOS管都处在饱和区，因此有

由此得到反相器的逻辑阈值电平

其中：

根据MOS一级模型参数得：

这样设x为PMOS对NMOS宽长比，即

那么

在mathematica中划出图表：

这样可以得出VM与PMOS对NMOS宽长比的关系。

1.2最大噪声容限与PMOS对NMOS宽长比的关系：

对于CMOS反相器，当VinVM；当Vin>VM时，Vout

因此，可以把VM作为两种逻辑状态的分解点，把它看作允许输入高电平和低电平的极限值，由此确定了CMOS反相器的最大噪声容限，即

那么根据之前计算的VM即可得出

那么VNLM与PMOS对NMOS宽长比的关系与VM图像相同：

VNHM与PMOS对NMOS宽长比的关系

2逻辑阈值电压VM=2V时MOS管的参数设计

2.1根据计算进行仿真

根据题意

使用mathematica解方程

那么可以假设0.5um工艺下PMOS和NMOS的宽长比为：

在cadence中进行仿真设置pmos宽长比为47.32/0.5，nmos的宽长比为2/0.5。

仿真所用模型参照拉扎维的模拟cmos集成电路设计：

NMOS参数：

type=nvto=0.7tox=9e-9nsub=9e+14gamma=0.45phi=0.9ld=0.08e-6uo=350lambda=0.1cj=0.56e-3cjsw=0.35e-11mj=0.45mjsw=0.2cgdo=0.4e-9pb=0.9js=1.0e-8

PMOS参数：

type=pvto=-0.8tox=9e-9nsub=5e+14gamma=0.4phi=0.8ld=0.09e-6uo=100lambda=0.2cj=0.94e-3cjsw=0.32e-11mj=0.5mjsw=0.3cgdo=0.3e-9pb=0.9js=0.5e-8

仿真结果如图：

2.2误差分析

从图中可以看出VM并没有到达2V，还差一点。

那么，我把图像中的点按照0.01V取一个点导出，这样就可以找出实际仿真中的真正的VM是多少。

Vin

Vout

2.013

2.094

2.014

2.071

2.015

2.049

2.016

2.026

2.017

2.004

2.018

1.981

2.019

1.959

2.02

1.937

上面是从图中导出的输入输出点，从表格中可以看出VM大约为2.016V和要求的2V差距为0.016V，下面进行误差分析：

1、体效应，因为体效应影响VT的大小，而体效应主要表现在当源端和体端不短接时，出现体效应。

在反相器电路中源端和体端短接，所以体效应并不明显，完全可以忽略。

2、沟道长度调制效应，受到VDS的影响:

这样经过计算得到：

那么pmos宽长比为45.0666/0.5，带入电路仿真发现整个电路仿真结果VM的值变小了，误差变小了。

这个沟道长度调制效应我们应该考虑进去。

所以之后的设计以考虑了沟道长度调制效应的结果进行。

Vin

Vout

2.007

2.075

2.008

2.052

2.009

2.03

2.01

2.007

2.011

1.984

2.012

1.962

2.013

1.939

VM大约为2.01V在2.009V和2.01V之间，那么误大约为0.01V

3、一级模型没有其他二级效应对实验结果有影响所以我们查看数据有没有出错，首先我们仿真电流，看PMOS和NMOS的VT是否正确

由图中可以看出pmos和nmos的开启电压都是正确的。

而两个MOS管进入饱和区的电压出现误差，说明还有没有考虑到的效应，发现LD参数。

带入公式计算得：

几乎没有变化，因为数据差了好几个数量级，所以我尝试把模型参数中的LD设置为0，去除LD的影响，再进行仿真，得到仿真结果：

这样就和结果十分接近了，取出参数得：

Vin（实际）

Vin（模拟）

Vout

2.0007

2.001

2.012

2.0008

2.001

2.01

2.0009

2.001

2.008

2.001

2.001

2.006

2.0011

2.001

2.004

由于cadence输出参数只有四个有效数字，所以我把实际的Vin自己列出来了，可以得出VM近似为2.0009且在2.0008和2.0009之间，误差查了4个数量级，完全可以忽略，可能误差为之前计算时的近似。

仿真成功。

3版图设计

3.1设计结果如图：

如图所示，因为PMOS宽度太长，采用指叉设计尽量节约面积，cadence中的版图设计中模型PMOS支持最小为0.55um工艺，所以画的是0.55um工艺的图。

3.2DRC测试

测试结果如图：

两个为金属占比太小问题。

DRC测试成功。

3.3LVS测试

测试结果如图：

测试成功。

4总结

本次课题，我复习了课上所学习的关于MOS器件以及反相器参数等等的知识点，对于这些知识充分掌握，很好地完成了老师所布置的计算以及设计的任务。

同时我还回顾了苏平老师讲的《模拟CMOS集成电路设计》，采用这本书中的参数进行了模拟仿真，在经过反复调试之后基本达到VM=2V的目的。

另外，在最后的版图设计中，赵新老师的版图设计课也帮助了我很多，让我高效快速地完成版图的设计，最终通过测试。

学习的同时我也发现我cadence的水平还远远不够，还需要多加练习，对于模型参数中的很多项我还不是十分理解需要加强。