试验箱硬件电路逻辑关系及数据流程.docx
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试验箱硬件电路逻辑关系及数据流程
一、结构简介:
主要功能模块:
1、主CPU(SZ-5416D)模块:
采用TI公司TMS320C5416DSP(以下简称5416)芯片,该模块上的资源有:
4mbitflash、256k*16bitSRAM、2500gateCPLD、电平转换芯片,模块上留有JTAG插口,用户可以通过仿真器和CCS下载程序和进行实验;
2、主CPU(SZ-2407E)模块:
采用TI公司TMS320LF2407DSP(以下简称2407)芯片,该模块上的资源有:
256k*16bitSRAM、2500gateCPLD、电平转换芯片,模块上留有JTAG插口,用户可以通过仿真器和CCS下载程序和进行实验;
以上两个模块可以通过5416的HPI接口实现双DSP的高速并行数据交换。
在实现对其他对象操作时,在平台的主板采用了CPLD(XC95216)来实现两DSP之间的软切换。
3、图象、语音模块(SZ-DSPFVV板):
图象采用高速AD(TLC5510)和高速的DA(TLC5602),同时TLC5510和TLC5602又可做普通的AD、DA实验;语音模块采用专用语音处理芯片TLC320AD50C,最高采样率为22.05KHz,16位串行接口。
此集成模块可实现图像采集、视频输出、语音采集和播放等功能。
4、MP3、以太网模块:
语音模块采用TLV320AIC23B芯片,最高采样率为96kHz,数据位16、20、24、32可软件设置。
MP3模块采用STA013T芯片。
以太网模块采用RTL8019AS芯片,最高传输速率10Mbps。
此集成模块可实现语音采集和播放、网络TCP/IP、MP3播放等功能。
模块3和4都是“扩展模块一”的扩展模块,所以只能任选一款,或分时使用,本说明书中仅对模块3进行说明。
5、键盘显示模块(SZ-LK板):
本模块有:
1、128*64的图形点阵液晶屏,利用LCD显示模块可做各种图形、实时波形显示方面的实验;2、八位数码管;3、八个指示灯;4、八个按键输入;为实验仪提供了基本的输入、输出设备,且以上均可软件编程任意配置。
为二次开发提供了丰富的人机界面资源。
6、232通讯模块:
平台针对“SZ-5416D模块”采用热门器件(MAX3111ECWI)来完成5416DSP跟计算机的异步通讯,其传输速率最高可达230Kbps;针对“SZ-2407E”模块直接利用2407DSP的异步串口。
7、485、CAN通讯模块:
平台针对“SZ-2407E”模块增加了485总线和CAN总线。
为现场总线在实验室实现提供了完整的平台。
8、 温度、电机控制模块:
电机控制模块中包含直流电机(由速度闭环控制)和一个步进电机(12V),利用电机控制模块可开设直流电机(包括速度检测)和步进电机控制方面的实验,温度传感采用流行热门器件一线集成温度传感器(DS18B20),测温范围为-55℃-100℃,精度为9位、12位。
9、 信号源模块:
本模块提供两路(1Hz-60KHz)信号源,且正弦波的频率、幅度均可调节,其中还提供两路信号的混频电路,为实时的滤波算法提供了混频输入信号。
10、 PWM变频控制模块:
该模块提供PWM和CAP捕获等接口,为“SZ-2407E”模块提供了变频控制的主要接口。
11、二次开发模块:
可扩展ARM板,软件无线电板,USB和IDE接口板,变频控制功率模块等。
第一章SZ-DSPF硬件电路结构介绍
1、SZ-DSPF实验系统组成
本实验系统采用可使系统灵活、功能强大的模块化设计,其构成模块如下:
(1)提供连接各种模块SZ-DSPF主机模块(即主板);
(2)采用TI公司的数字处理芯片TMS320VC5416为CPU的SZ-5416D主控模块
(一);
(3)采用TI公司的数字处理芯片TMS320LF2407为CPU的SZ-2407E主控模块
(二);
(4)图像、语音处理或以太网、MP3模块;
(5)步进电机模块、直流电机及测速模块、温度传感模块;
(6)提供两路正弦波、方波、三角波和混频信号的信号源模块;
(7)通讯模块:
RS232、485总线、CAN总线、USB接口、以太网接口;
(8)输入、输出模块:
8位按键输入、8位数码管和发光二极管模块,液晶显示模块,预留PS/2。
2、SZ-DSPF主机模块(见下图)
在主机模块上可扩展的模块有四块,分别是:
CPU主模块一、CPU主模块二、扩展模块一、扩展模块二。
各个模块的电源配有独立的开关(主要是+5V),对应以上模块的开关分别是:
MS2、MS3、MS5、MS4(按下为打开)。
模块之间采用Xilinx的CPLD芯片XC95216PQ160连接。
提示:
下文中所提到同样的网络标号表示所在管脚之间电气上是连接关系。
2.1、CPU主模块一的接口定义如下,MS2按下后L5电源指示灯亮:
J8(右上脚为1脚,右下脚为2脚,左下脚为80脚):
BVCC为+5V输出引脚,BGND为地的输出引脚。
其他的引脚定义请参考“SZ-5416D”板的介绍。
J2(右上脚为1脚,右下脚为2脚,左下脚为80脚):
/RSD的输入引脚,BGND为地的输出引脚,其他的引脚定义请参考“SZ-5416D”板的介绍。
2.2、CPU主模块二的接口定义如下,MS3按下后L6电源指示灯亮:
J7(右上脚为1脚,右下脚为2脚,左下脚为80脚):
CVCC为+5V的输出引脚,CGND为地的输出引脚,AGND为模拟地的输出引脚。
其他的引脚定义请参考“SZ-2407E”板的介绍。
J1(右上脚为1脚,右下脚为2脚,左下脚为80脚):
CGND为地的输出引脚,其他的引脚定义请参考“SZ-2407E”板的介绍。
2.3、扩展模块一的接口定义如下,MS5按下后L8电源指示灯亮:
J14(右上脚为1脚,右下脚为2脚,左下脚为80脚):
EVCC为+5V的输出引脚,EGND为地的输出引脚,AGND为模拟地的输出引脚,AVCC为模拟电源的输出引脚,-5V为-5V电源的输出引脚。
其他的引脚与CPU主模块一和二中的网络标号相同即为同一连线。
J13(右上脚为1脚,右下脚为2脚,左下脚为80脚):
AGND为模拟地,其他的引脚与CPU主模块一和二中的网络标号相同即为同一连线。
2.4、扩展模块二的接口定义如下,MS4按下后L7电源指示灯亮:
J16(右上脚为1脚,右下脚为2脚,左下脚为80脚):
XLD1—XLD8对应于数码管的段码a.b.c.d.e.f.g和点,XLW1—XLW8对应数码管的1位……8位(在SZ-LK板上),XLED1—XLED8对应发光二极管的DS1……DS8(在SZ-LK板上),XYJ1—XYJ13对应液晶屏(参考12864.doc)的“XYJ13—RS;XYJ12—R/W;XYJ11—E;XYJ10—DB0……XYJ3—DB7;XYJ2—CS1;XYJ1—CS2)”,DGND为地的输出引脚,KEY1—KEY8对应键1……键8。
OUT4为XC95216的引脚,未定义,用户可重新定义。
以上的网络除DGND之外都是从XC95216上引出,请查阅下文中的XC95216管脚定义。
J15(右上脚为1脚,右下脚为2脚,左下脚为80脚):
DVCC为+5V的输出引脚,DGND为地的输出引脚。
2.5、高速232通讯模块(接收到数据LED5亮、发送数据LED6亮),只受CPU主模块一控制:
原理结构图如下(网络标号一样表示电气上连接在一起):
MAX3111ECWI的资料见光盘中的max3111e.pdf数据文档。
2.6、数字温度采集模块(要该温度传感器正常工作一定要将JP1的1、2脚短路,不使用时请将JP1的2、3脚短路,在平常情况下采集到的是室温),只受CPU主模块一控制:
原理结构图如下(网络标号一样表示电气上连接在一起):
注:
BCLKR2、WDIO、BCLKX2短接,DS18B20的资料见光盘中的ds18b20.pdf数据文档。
2.7、SPI串行D/A模块(J39为模拟地、J9和J20分别为DA的两路输出,U13可调电位器用于调节偏置电压,出厂时已经调好),只受CPU主模块二控制:
原理结构图如下(网络标号一样表示电气上连接在一起):
2.8、232通讯模块(接收到数据LED7亮、发送数据LED8亮),只受CPU主模块二控制,且只有在按“下”MS6时才能选通232通讯模块;485通讯模块,只受CPU主模块二控制,且只有在MS6为“上”时才能选通485通讯模块,U5调节485接口的匹配电阻:
原理结构图如下(网络标号一样表示电气上连接在一起):
2.9、CAN总线(R35调节CAN总线的匹配电阻),只受CPU主模块二控制:
原理结构图如下(网络标号一样表示电气上连接在一起):
2.10、PWM变频控制模块(输出PWM波),只受CPU主模块二控制,J17的左下脚为1脚,右上脚为40脚,探钩是供测量用的:
原理结构图如下(网络标号一样表示电气上连接在一起):
2.11、电机模块,按下MS0接通+12V和-12V电源,L9指示灯亮,L1和L2表示直流电机不同的旋转方向,J44、J45为测试点,可用示波器测试电机的转速;步进电机的状态指示灯LED1——LED4,每一个指示灯对应步进电机一相:
原理结构图如下(网络标号一样表示电气上连接在一起):
2.12、信号源模块,按下MS1接通模拟电源和模拟地,L10亮,信号源一和二的结构是一样的都是从1Hz到80KHz,“频率粗调”由波段开关调节,从最左边开始共5个档位,后面的档位无效,将波段开关逆时钟旋到最左边为频率最小,根据图标提示调节其他功能调节器。
混频的方法是:
将信号源一的输出波(三角波、矩形波、正弦波)中的任意一个连接到混频区的“入1”,信号源二的输出波中的任意一个连接到混频区的“入2”,在混频区的“出”就得到混频信号。
原理结构图如下(网络标号一样表示电气上连接在一起):
2.13、电源区,I14为平台的地线,I13为平台的+5V输出引脚,上电后指示灯L4亮表示上电正常。
2.14、设置区,当设置开关SW1的A拨到“1”时表示允许CPLD—XC95216工作,否则禁止工作,也就是只要B、C、D中任意一个要为“1”就必须将A拨到“1”。
当设置开关SW1的B拨到“1”时表示,HPI接口允许,能对HPI接口操作。
当C拨到“1”时XC95216接受“CPU主模块一”的命令,且L11亮。
当D拨到“1”时XC95216接受“CPU主模块二”的命令,且L12亮。
B、C、D开关不能同时有两个为“1”。
“CPLD下载口”为下载XC95216程序的标准JTAG接口(右边为1脚),采用XILINX的下载线即能烧写XC95216。
2.15、接口扩展模块,信号由I1—I19引入。
3、SZ-5416D板(见下图)
(1)板卡平面图
(2)模块简介
此模块有:
DSP(U1)为CPU,外扩了高速RAM(U3),FLASH(U2),完成DSP各种扩展设计逻辑需要的CPLD(U7)电路及编程接口,DSP的数据线和地址线的电平转换电路(U5,U6,U8,U12),提供3.3v(P2),1.6v(U4)的电源模块,复位电路(K1)及DSP的仿真接口和扩展接口。
(3)模块的接口说明(如果焊接了该元件)
注意:
如果在P1处外接+5V电源时,请务必参考J1、J5、J6、J8中的引脚说明。
接插件P1的内芯和外芯定义
J2、J3、J4短接分别表示:
CLKMD1、CLKMD2、CLKMD3为“0”,不短接CLKMD1、CLKMD2、CLKMD3为“1”,具体的时钟模式请参考5416.pdf文档中的CLKMD寄存器说明:
J7:
短接为J6中的HD0——HD15输出有效,不短接是J6中的HD0——HD15输出无效。
J9:
短接为J8中的HA0——HA15输出有效,不短接为J8中的HA0——HA15输出无效。
J10:
CPLD7128下载口的管脚定义如下图(左上角方焊盘为一脚):
J16:
短接表示DSP工作在MC微计算机方式,断开表示DSP工作在MP微处理器方式。
J1:
IO1……IO40为CPLD7128的IO引出脚,用做DSP各种扩展设计时需的逻辑资源。
J5:
VCC为+5V输入脚(P1处不能再外加+5V电源)或输出脚(需在P1处外加+5V电源),GND为地。
其余的引脚都为DSP直接引出脚。
J6:
D0……D15和HOLDA为DSP的直接引出脚。
HD0……HD15为DSP的D0……D15经LVC4245(lvc4245.pdf)电平转换后的引出脚,其方向控制是当DSP为I/O方式访问时随RW决定,其他方式时方向控制信号为0,也就是数据只输出。
3.3V是此板上向外引出3.3V电压,GND为地,其它信号为DSP的控制信号引出端。
J8:
A0……A15和A1……A22为DSP的直接引出脚。
HA0……HA15为DSP的A0……A15经电平转换后的引出脚。
K1:
板卡上DSP的硬件复位按键。
(4)模块器件说明
①定点数字信号处理芯片TMS320VC5416。
其管脚接法如下(请看该芯片的引出网络标号,芯片与芯片的管脚引出网络标号相同就表示两者具有电气联接关系,例如此芯片(U1)63脚引出网络标号为“NMI”,而CPLD(U7)芯片1脚是“NMI”,这就表示两者具有电气联接关系即相通):
TMS320VC5416PGE芯片引脚图
(详细资料请查阅tms320vc5416.pdf)
FLASH(U2)——am29LV400b或替代芯片(4Mbit/16bit)(详细资料请查阅am29LV400b.pdf)
④ 256K字/16bit高速RAM芯片cy7c1041或71V416或MCM6343。
其与DSP及CPLD的管脚接法如下(请看该芯片的引出网络标号,芯片与芯片的管脚引出网络标号相同就表示两者具有电气联接关系):
SRAM(U3)——MCM6343或替代芯片(256K字/16bit)(详细资料请查阅71v416.pdf)
⑤DSP的数据线和地址线需要的5V-3.3V的电平转换芯片LVC4245。
其与DSP及CPLD的管脚接法如下:
电平转换芯片——LVC4245(详细资料请查阅LVC4245.pdf)
⑥ 3.3V和1.6V的供电芯片AMS1117(P2)和TPS76316(U4)。
其具体的管脚及电路接法如下:
3.3V和1.6V供电芯片AMS1117(P2)和TPS76316(U4)(详细资料请查阅TPS76316.pdf)
注意:
图中的“VCC”标号为+5V的信号,“CVDD”是1.6V信号。
⑦ 复位电路。
采用手动按键K1对DSP进行复位。
如下图:
4、SZ-2407E板(见下图)
(1)板卡平面图
(2)简介
此模块有:
DSP(U1)为CPU,外扩了高速RAM(U3),完成DSP各种扩展设计逻辑需要的CPLD(U2)电路及编程接口,DSP的数据线、地址线和PWM等控制线的电平转换电路(U5,U6,U7,U8,U9,U10,U11),提供3.3v(U12)、模拟3.3V(U13)的电源模块,复位电路(K1)及DSP的仿真接口和扩展接口。
(3)模块的接口说明
注意:
如果在P1处外接+5V电源时,J2、J5、J6、J3中的所有“VCC”引脚只能当作+5V输出。
同样如果“VCC”引脚为输入时,P1只能作输出+5V。
J6为CPLD的I/O脚的扩展,将其引到主板从而控制其他电路,具体管脚定义如下图:
插座J6
J5是DSPTMS320LF2407管脚引出口,具体管脚定义如下图:
其中HCAP1~HCAP6,HTCLKINA和HTCLKINB是经过了LVC4245A电平转换后的输出引脚。
J2是DSPTMS320LF2407经过电平转换的PWM输出和数据线引出口,具体管脚定义如下图:
插座J2
J3是DSPTMS320LF2407经过电平转换的PWM输出和地址线引出口,具体管脚定义如下图:
插座J3
J4是CPLD的下载接口。
管脚定义如下图:
J1为DSP的FLASH的写入允许信号,接1-2为允许烧写,接2-3时禁止写入。
J7,J8为AD参考电压跳线接口。
J7的1、2已连接,如果接2-3则参考电压VREFLO接地;J8的1、2也已连接,如果接2-3则参考电压VREFHI接3.3V。
S1四位拨码开关(左上角)的功能:
开关1是控制MP/MC管脚,拨向A则是微处理器方式,拨向G是微控制器方式。
开关2是控制TDIRB管脚,拨向B则EVB通用定时器加计数,拨向G则减计数。
开关3是控制TDIRA管脚,拨向C则EVA通用定时器加计数,拨向G则减计数。
开关4是控制LVC4245的22管脚(/OE),拨向D则LVC4245电平转换不使能(通常情况下要使能),拨向G使能。
D1:
TMS320LF2407测试指示灯,由IOPF6控制。
D2、D3:
测试指示灯,由内部逻辑控制,正常情况下D2灭,D3亮,可编程改写。
K1是复位按键。
(4)模块器件说明
1定点数字信号处理芯片TMS320LF2407。
其管脚接法如下(请看该芯片的引出网络标号,芯片与芯片的管脚引出网络标号相同就表示两者具有电气联接关系):
TMS320LF2407芯片引脚图
2256K字/16bit高速SRAM芯片cy7c1041或71V416或MCM6343。
以及与DSP及CPLD的管脚接法如下(请看该芯片的引出网络标号,芯片与芯片的管脚引出网络标号相同就表示两者具有电气联接关系):
3DSP的数据线和地址线需要的5V-3.3V的电平转换芯片LVC4245。
以及与DSP及CPLD的管脚接法如下:
4PWM控制引脚的5V-3.3V的电平转换,以及与DSP及CPLD的管脚接法如下:
5CAP等引脚的5V-3.3V的电平转换,以及与DSP及CPLD的管脚接法如下:
5、SZ-DSPFVV板(见下图)
语音输入接口为M1(红色),输出接口为M2(绿色),T3为模拟输入,T4为模拟输出,当使用M1和M2时,T3和T4不能使用,以上输入幅度在+5V和-5V之间。
图象输入接口为V1(红色),输出接口为V2(白色),T5为模拟输入,T2为模拟输出,要使用T5时将“J3”跳到“S”端,使用V1时将“J3”跳到“V”端。
“模拟输入模块”的“AGND”为模拟地,“IN1”为2407的模拟通道0的输入端,“IN2”为2407的模拟通道15的输入端,在使用2407的模拟通道15时,要将“J4”
跳到“1”端。
6、SZ-LK板(见下图)
(1)板卡平面图
(2)简介
键1—键8为轻触按键,按下输出低电平。
按下任意一键将会产生一个低电平提供给DSP做为中断来源,“键1”对应数据线D8位,“键2”对应数据线D9位……“键8”对应数据线D15位,“SZ-5416D”对应的按键中断为硬件中断2,“SZ-2407E”对应的按键中断为硬件中断1。
LCD1为“128*64的液晶屏”。
液晶屏使用方法:
参考程序文件夹中的12864.doc文件
SM1和SM2为两个四位一体的8段共阴数码管,右边为位码的第一位。
DS1—DS8为发光二极管,低电平亮。
第二章可编程器件逻辑分析
一、XC95216PQ160主控CPLD的逻辑分析:
1、芯片所在位置图
2、下载口:
在第一章中的“2.14设置区”中已介绍,请查看。
3、管脚定义:
逻辑恢复请将光盘中的dspf.jed文件重新下载到芯片即可。
二、“SZ-5416D板”上CPLD的逻辑分析:
1、芯片所在位置:
板卡中的“U7”即为CPLD—EMP7128AETC100。
2、下载口:
板卡中的“J10”,在第一章中已介绍,请查看。
3、管脚定义:
4、逻辑关系分析(VHDL语言):
CE1<=DS;--RAM片选
RWE<=R/WorMSTRB;--RAM,FLASH写
ROE<=NOTR/WorMSTRB;--RAM,FLASH读
FCE<=DS;--FLASH片选
DP15<=A15;DP16<='0';DP17<='0';--FLASH和RAM高位地址线
IO23<=fef;--方向控制,FEF为中间变量
NMI<=IO21;--MAX3111中断
--液晶显示模块是采用128*64的点阵液晶屏,屏由两片分两屏控制,即片选1(CS1)和片选2(CS2)来选通,其基本操作时序:
读状态:
输入:
RS=L,CS1或CS2=H,R/W=H,E=H输出:
D0~D7=状态字
写状态:
输入:
RS=L,CS1或CS2=H,R/W=L,E=H,D0~D7=指令码,E=L输出:
无
读数据:
输入:
RS=H,CS1或CS2=H,R/W=H,E=H输出:
D0~D7=数据
写数据:
输入:
RS=H,CS1或CS2=H,R/W=L,E=H,D0~D7=数据,E=L输出:
无。
IO26<=ycs2;--液晶屏的CS2,YCS2为中间变量
IO25<=ycs1;--液晶屏的CS1,YCS1为中间变量
IO27<=lcde;--液晶屏的E,LEDE为中间变量
IO28<=lcdrw;--液晶屏的R/W,LCDRW为中间变量
IO29<=rs;--液晶屏的RS,RS为中间变量
if(A15='1'andA14='0'andA2='0'andA1='0'andA0='0')then--8000
lcde<='1'andnotIS;rs<='0';lcdrw<='1';ycs1<='1';ycs2<='0';
elsif(A15='1'andA14='0'andA2='0'andA1='0'andA0='1')then--8001
lcde<='1'andnotIS;rs<='0';lcdrw<='0';ycs1<='1';ycs2<='0';
elsif(A15='1'andA14='0'andA2='0'andA1='1'andA0='0')then--8002
lcde<='1'andnotIS;rs<='1';lcdrw<='0';ycs1<='1';ycs2<='0';
elsif(A15='0'andA14='1'andA2='0'andA1='0'andA0='0')then--4000
lcde<='1'andnotIS;rs<='1';lcdrw<='1';ycs1<='1';ycs2<='0';
elsif(A15='1'andA14='0'andA2='0'andA1='1'andA0='1')then--8003
lcde<='1'andnotIS;rs<='0';lcdrw<='1';ycs1<='0';ycs2<='1';
elsif(A15='1'andA14='0'andA2='1'andA1='0'andA0='0')then--8004
lcde<='1'andnotIS;rs<='0';lcdrw<='0';ycs1<='0';ycs2<='1';
elsif(A15='1'andA14='0'andA2='1'andA1='0'andA0='1')the
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