EDA课设简易电子琴.docx
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EDA课设简易电子琴.docx
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EDA课设简易电子琴
1概述1
1.1设计背景和意义1
1.2设计任务1
1.3设计要求1
2原理设计及层次划分2
2.1工作原理2
2.2层次划分2
3软件设计5
3.1乐曲自动演奏模块代码设计5
3.2音调发生模块代码设计6
3.3数控分频模块代码设计7
3.4顶层模块代码设计8
4仿真及测试9
4.1乐曲自动演奏模块仿真9
4.2音调发生模块仿真9
4.3数控分频模块仿真9
4.4顶层模块仿真10
4.5原理图综合时序仿真10
5总结11
6参考文献12
1概述
1.1设计背景和意义
EDA技术是以计算机为工具,设计者在EDA软件平台上,用硬件描述语言VHDL完成设计文件,然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。
EDA技术的出现,极大地提高了电路设计的效率和可操作性,减轻了设计者的劳动强度。
1.2设计任务
利用所学的EDA设计方法设计简易电子琴,熟练使用QUARTUSⅡ应用软件,进一步学习使用VHDL语言、原理图等EDA设计方法进行综合题目的方法。
1.3设计要求
①设计一个简易的八音符电子琴,它可通过按键输入来控制音响。
②演奏时可以选择是手动演奏(由键盘输入)还是自动演奏已存入的乐曲。
③能够自动演奏多首乐曲,且每首乐曲可重复演奏。
④它由乐曲自动演奏模块、音调发生模块和数控分频模块三部分组成。
2原理设计及层次划分
2.1工作原理
本课程设计目的在于灵活运用EDA技术编程实现一个简易电子琴的乐曲演奏,它要求在实验箱上构造一个电子琴电路,不同的音阶对应不同频率的正弦波。
按下每个代表不同音阶的按键时,能够发出对应频率的声音。
故系统可分为乐曲自动演奏模块(AUTO)、音调发生模块(TONE)和数控分频模块(FENPIN)三部分。
由于设计分模块组成,每个单独的模块都是一个完整的源程序,分别实现不同性质的功能,但是每个模块又是紧密关联的,前一个模块的输出很可能是后一模块的输入。
如AUTO模块的音符信号输出就是TONE模块的音符信号输入。
另外,时钟脉冲信号在本课程设计中用的最多,用处也最大,一般情况下时钟信号处上升沿有效,判断和控制各个计数器计数多少。
2.2层次划分
根据系统设计要求,基于计算机中时钟分频器的原理,该系统的设计采用自顶向下的设计方法,通过按键输入来控制音响或者自动演奏已存入的歌曲。
它由乐曲自动演奏模块、音调发生模块和数控分频模块三部分组成。
乐曲自动演奏模块
乐曲自动演奏模块的作用是产生8位发生控制输入信号。
当进行自动演奏时,由存储在此模块的8位二进制数作为发声控制输入,从而自动演奏乐曲。
该模块的VHDL源程序主要由3个工作进程组成,分别为PULSE0,MUSIC和COM1。
PULSE0的作用是根据键盘输入(自动演奏)的值(0或1)来判断计数器COUNT以及脉冲CLK2的输出值。
当确定了时钟信号输出的值后,在第二个PROCESS中就可以由它控制8位发声控制输入信号了。
即CLK2的值为0时,COUNT0为1。
最后的COM1便是由前两个PROCESS所确定的COUNT0、AUTO和键盘输入信号值INDEX2将8位的二进制数转化为音符信号的输出,达到自动演奏的目的。
该模块最主要的用途就是将输入二进制数转化为发声控制输入,是产生音符的重要步骤。
音调发生模块
音调发生模块的作用是产生音阶的分频预置值。
当8位发声控制输入信号中的某一位为高电平时,则对应某一音阶的数值将输出,该数值即为该音阶的分频预置值,分频预置值控制数控分频模块进行分频,由此得到每个音阶对应的频率。
该模块的唯一输入信号INDEX对应就是自动模块中最后的输出INDEX0,音符显示信号CODE,高低音显示信号HIGH和音符分频系数都是根据音符输入确定的。
比如我们自定义INDEX第8位为高电平时,它的分频系数则为773Hz,音符显示信号为1001111,即是773的二进制表示,此时高低音显示1表示高音。
该模块最主要的作用就是给音符输入预设频率值,因为,电子琴最终实现乐曲演奏就是输出不同频率的正弦波,此模块就是将二进制发声信号转化为对应的频率。
数控分频模块
数控分频模块的作用是对时基脉冲进行分频,得到与0、1、2、3、4、5、6、7八个音符相对应的频率。
该模块主要由4个工作进程组成。
首先,根据系统时钟信号的输入得到时基脉冲以及计数器的值,而时钟信号在AUTO模块中便已给出,两者之间的设置关系类似于AUTO模块中第一个工作进程的设置。
第二个PROCESS是此模块的核心,即由时基脉冲值转化为音符的频率。
最后一个PROCESS则是用来设置扬声器输出信号的,扬声器信号由0和1控制,当且仅当前一个PROCESS中的FULLSPKS输出为1时,扬声器才有输出,再根据计数器取值来确定输出是1还是0。
顶层模块
顶层模块是整个电子琴设计的核心,也是VHDL程序的主程序,前面3个源程序都是作为子程序分别实现电子琴的某一功能,而DIANZIQIN模块则通过调用子程序最终实现乐曲演奏的目的,奏出美妙的乐曲。
利用VHDL语言COMPONENT将三个模块组合起来,其中3个模块和DIANZIQIN模块的输入输出是一一对应的,比如AUTO对应HANDTOAUTO,TONE0对应TONE2,SPKS对应SPKOUT等。
该图描述的是DIANZIQIN模块输入输出的变量表示,整个系统的整体组装设计原理图就是这4幅编辑图按输入输出关系顺序连接而成的。
3软件设计
3.1乐曲自动演奏模块代码设计
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYAUTOIS
PORT(CLK:
INSTD_LOGIC;--系统时钟信号
AUTO:
INSTD_LOGIC;--键盘输入/自动演奏
CLK2:
BUFFERSTD_LOGIC;--时钟输出
INDEX2:
INSTD_LOGIC_VECTOR(7DOWNTO0);--键盘输入信号
INDEX0:
OUTSTD_LOGIC_VECTOR(7DOWNTO0));--音符信号输出
ENDAUTO;
ARCHITECTUREBEHAVIORALOFAUTOIS
SIGNALCOUNT0:
INTEGERRANGE0TO31;--定义信号计数器,有32个信号元素
BEGIN
PULSE0:
PROCESS(CLK,AUTO)--PULSE0工作进程开始
VARIABLECOUNT:
INTEGERRANGE0TO8;--定义变量计数器,从0到8
BEGIN
IFAUTO='1'THEN--键盘输入为1
COUNT:
=0;CLK2<='0';--计数器值为0,时钟信号2幅值为0
ELSIF(CLK'EVENTANDCLK='1')THEN--输入的时钟信号为其他值
COUNT:
=COUNT+1;--计数器加1即为1
IFCOUNT=4THEN
CLK2<='1';
ELSIFCOUNT=8THEN
CLK2<='0';COUNT:
=0;
ENDIF;
ENDIF;
ENDPROCESS;
MUSIC:
PROCESS(CLK2)--MUSIC工作进程开始
BEGIN
IF(CLK2'EVENTANDCLK2='1')THEN--时钟信号2为1
IF(COUNT0=31)THEN--计数器值为31
COUNT0<=0;--计数器清0
ELSE
COUNT0<=COUNT0+1;
ENDIF;
ENDIF;
ENDPROCESS;
COM1:
PROCESS(COUNT0,AUTO,INDEX2)
BEGIN
IFAUTO='0'THEN--键盘输入为0
CASECOUNT0IS--由计数器从0到31的取值判断音符信号的8位二进制数
WHEN0=>INDEX0<="00000100";--3
WHEN1=>INDEX0<="00000100";--3
WHEN2=>INDEX0<="00000100";--3
WHEN3=>INDEX0<="00000100";--3
WHEN4=>INDEX0<="00010000";--5
WHEN5=>INDEX0<="00010000";--5
WHEN6=>INDEX0<="00010000";--5
WHEN7=>INDEX0<="00100000";--6
WHEN8=>INDEX0<="10000000";--8
WHEN9=>INDEX0<="10000000";--8
WHEN10=>INDEX0<="10000000";--8
WHEN11=>INDEX0<="00000100";--3
WHEN12=>INDEX0<="00000010";--2
WHEN13=>INDEX0<="00000010";--2
WHEN14=>INDEX0<="00000001";--1
WHEN15=>INDEX0<="00000001";--1
WHEN16=>INDEX0<="00010000";--5
WHEN17=>INDEX0<="00010000";--5
WHEN18=>INDEX0<="00001000";--4
WHEN19=>INDEX0<="00001000";--4
WHEN20=>INDEX0<="00001000";--4
WHEN21=>INDEX0<="00000100";--3
WHEN22=>INDEX0<="00000010";--2
WHEN23=>INDEX0<="00000010";--2
WHEN24=>INDEX0<="00010000";--5
WHEN25=>INDEX0<="00010000";--5
WHEN26=>INDEX0<="00001000";--4
WHEN27=>INDEX0<="00001000";--4
WHEN28=>INDEX0<="00000100";--3
WHEN29=>INDEX0<="00000100";--3
WHEN30=>INDEX0<="00000010";--2
WHEN31=>INDEX0<="00000010";--2
WHENOTHERS=>NULL;
ENDCASE;
ELSEINDEX0<=INDEX2;--将音符信号0的值赋给音符信号2
ENDIF;
ENDPROCESS;
ENDBEHAVIORAL;
3.2音调发生模块代码设计
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYTONEIS
PORT(INDEX:
INSTD_LOGIC_VECTOR(7DOWNTO0);--音符输入信号
CODE:
OUTSTD_LOGIC_VECTOR(6DOWNTO0);--音符显示信号
HIGH:
OUTSTD_LOGIC;--高低音显示信号
TONE0:
OUTINTEGERRANGE0TO2047);--音符的分频系数
ENDTONE;
ARCHITECTUREARTOFTONEIS
BEGIN
SEARCH:
PROCESS(INDEX)
BEGIN
CASEINDEXIS
WHEN"00000001"=>TONE0<=773;CODE<="1001111";HIGH<='1';
--分频系数773Hz,音符显示1001111,显示低音
WHEN"00000010"=>TONE0<=912;CODE<="0010010";HIGH<='1';
WHEN"00000100"=>TONE0<=1036;CODE<="0000110";HIGH<='1';
WHEN"00001000"=>TONE0<=1116;CODE<="1001100";HIGH<='1';
WHEN"00010000"=>TONE0<=1197;CODE<="0100100";HIGH<='1';
WHEN"00100000"=>TONE0<=1290;CODE<="0100000";HIGH<='0';
WHEN"01000000"=>TONE0<=1372;CODE<="0001111";HIGH<='0';
WHEN"10000000"=>TONE0<=1410;CODE<="0000000";HIGH<='0';
WHENOTHERS=>TONE0<=2047;CODE<="0000001";HIGH<='0';
ENDCASE;
ENDPROCESS;
ENDART;
3.3数控分频模块代码设计
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_ARITH.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYFENPINIS
PORT(CLK1:
INSTD_LOGIC;--系统时钟信号
TONE1:
ININTEGERRANGE0TO2047;--音符分频
SPKS:
OUTSTD_LOGIC);--驱动扬声器的音频信号
ENDENTITYFENPIN;
ARCHITECTUREARTOFFENPINIS
SIGNALPRECLK:
STD_LOGIC;--定义时基脉冲信号
SIGNALFULLSPKS:
STD_LOGIC;
BEGIN
PROCESS(CLK1)
VARIABLECOUNT:
INTEGERRANGE0TO8:
=0;--定义变量计数器,从0到8
BEGIN
IF(CLK1'EVENTANDCLK1='1')THEN--据时钟信号为1时
COUNT:
=COUNT+1;--判断计数器取值为1
IFCOUNT=2THEN
PRECLK<='1';
ELSIFCOUNT=4THEN--若计数器计4
PRECLK<='0';
COUNT:
=0;--时基脉冲为0,计数器清零
ELSE
ENDIF;
ENDIF;
ENDPROCESS;
PROCESS(PRECLK,TONE1)
VARIABLECOUNT11:
INTEGERRANGE0TO2047;--定义变量频率计数器11,从0到2047Hz
BEGIN
IF(PRECLK'EVENTANDPRECLK='1')THEN--PRECLK脉冲上升沿触发
IFCOUNT11 COUNT11: =COUNT11+1; FULLSPKS<='1';--计数器加1,音频信号为1 ELSE COUNT11: =0; FULLSPKS<='0'; ENDIF; ENDIF; ENDPROCESS; PROCESS(FULLSPKS)--音频信号输出进程开始 VARIABLEcount2: integerrange0to1: =0;--定义变量计数器2,初值为0 BEGIN IF(FULLSPKS'EVENTANDFULLSPKS='1')THEN ifcount2=1thencount2: =0; else count2: =1; endif; IFCOUNT2=1THEN SPKS<='1'; ELSE SPKS<='0'; ENDIF; ENDIF; ENDPROCESS; ENDART; 3.4顶层模块代码设计 LIBRARYIEEE; USEIEEE.STD_LOGIC_1164.ALL; USEIEEE.STD_LOGIC_ARITH.ALL; USEIEEE.STD_LOGIC_UNSIGNED.ALL; ENTITYDIANZIQINIS PORT(CLK32MHZ: INSTD_LOGIC;--系统时钟信号 HANDTOAUTO: INSTD_LOGIC;--键盘输入/自动演奏信号 CODE1: OUTSTD_LOGIC_VECTOR(6DOWNTO0);--音符显示信号 INDEX1: INSTD_LOGIC_VECTOR(7DOWNTO0);--键盘输入信号 HIGH1: OUTSTD_LOGIC;--高低音节信号 SPKOUT: OUTSTD_LOGIC);--音频信号 END; ARCHITECTUREARTOFDIANZIQINIS COMPONENTAUTO--引用AUTO元件 PORT(CLK: INSTD_LOGIC; AUTO: INSTD_LOGIC;--输入自动演奏信号 INDEX2: INSTD_LOGIC_VECTOR(7DOWNTO0);--输入8位控制信号 INDEX0: OUTSTD_LOGIC_VECTOR(7DOWNTO0));--输出8位的音符 ENDCOMPONENT; COMPONENTTONE--引用TONE元件 PORT(INDEX: INSTD_LOGIC_VECTOR(7DOWNTO0); CODE: OUTSTD_LOGIC_VECTOR(6DOWNTO0); HIGH: OUTSTD_LOGIC; TONE0: OUTINTEGERRANGE0TO2047); ENDCOMPONENT; COMPONENTFENPIN--引用FENPIN元件 PORT(CLK1: INSTD_LOGIC; TONE1: ININTEGERRANGE0TO2047; SPKS: OUTSTD_LOGIC); ENDCOMPONENT; SIGNALTONE2: INTEGERRANGE0TO2047;--定义主程序音调频率信号 SIGNALINDX: STD_LOGIC_VECTOR(7DOWNTO0);--定义8位的音符信号 BEGIN U0: AUTOPORTMAP(CLK=>CLK32MHZ,INDEX2=>INDEX1,INDEX0=>INDX,AUTO=>HANDTOAUTO);--调用自动演奏模块 U1: TONEPORT MAP(INDEX=>INDX,TONE0=>TONE2,CODE=>CODE1,HIGH=>HIGH1); --调用音调发生模块 U2: FENPINPORTMAP(CLK1=>CLK32MHZ,TONE1=>TONE2,SPKS=>SPKOUT); ENDART;--调用数控分频模块 4仿真及测试 4.1乐曲自动演奏模块仿真 该图输入系统时钟信号CLK初值设为0,自动演奏AUTO设为1,键盘输入信号INDEX2为00,INDEX0为音符信号输出,是8位的二进制代码它根据COUNT0的值改变而改变。 4.2音调发生模块仿真 该图输入音符信号INDEX初值为00,输出是音符显示信号CODE为01,高低音显示信号为0,音符的分频系数为11111111即2047Hz。 4.3数控分频模块仿真 该图输入系统时钟信号CLK1初值为0(各输出值都是在时钟信号的下降沿有效),音符分频系数TONE1为00100000即1290Hz,驱动扬声器的音频信号SPKS输出为1。 4.4简易电子琴系统仿真 该图输入系统时钟信号CLK32MHZ初值为0,自动演奏信号HANDTOAUTO初值为0,键盘输入信号INDEX1为00000000;输出音符信号CODE1则为0110000,高低音节信号HIGH1变为1,即高音,音频信号SPKOUT即输出0,输出为1时CODE1变为0110100,这时出现10ns的延时。 在仿真时由于系统各方面原因影响,出现延时属于正常现象。 4.5原理图综合时序仿真 5总结 利用EDA设计方法设计简易电子琴,达到了熟练使用QUARTUSⅡ应用软件,进一步学习使用VHDL语言、原理图等EDA设计方法的目的。 在此次课程理论设计中,不可避免地遇到一些棘手的问题,初涉VHDL语言以致很多语法和语言基本结构、算法生疏,运用不灵活。 在编写源程序上遇到极大的难题,而且在编译运行程序时对出错的语句理解不到位,导致难于下手修正错误语句、语法,这使得在设计程序时遇到更多麻烦。 在同学和老师的帮助下,才完成了该系统的设计。 通过这本的VHDL课程设计,既锻炼了我的动手能力,也让我加深了对课堂上所学到的理论知识的理解,这给我提供了一个在学习生活中很难得的理论联系实际的机会,让了深刻体验到在对于设计时遇到的不同问题时,首先应该理解问题关键所在,因为用语言编写程序需要仔细认真的态度,一点点错误漏洞将导致整个源程序无法编译运行,阻碍下一步工作完成进度。 6参考文献 [1]赵全利,秦春赋.EDA技术及应用教程[M].北京: 机械工业出版社,2009. [2]江国强.EDA技术与应用[M].北京: 电子工业出版社,2007. [3]黄仁欣.EDA技术实用教程[M].北京: 清华大学出版社,2006. [4]王道宪.CPLD/FPGA可编程逻辑器件应用与开发[M].北京: 国防工业出版社,2004. [5]崔秀敏.EDA技术实验指导书[M].沈阳: 沈阳理工大学出版社,2013.
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