Spartan 3E用户指南的中文翻译part4.docx
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Spartan3E用户指南的中文翻译part4
Chapter11:
IntelStrataFlashParallelNORFlashPROM
如图11.1所示,实验板包括一个128Mbit(16Mbyte)的IntelStrataFlashparallelNORFlashPROM。
如图所示,StrataFlash的一些连线与板上的其它一些元件复用。
StrataFlashPROM有以下多种功能:
1)存储单个FPGA的配置文件;2)存储两个不同的FPGA配置文件,并利用Spartan-3EFPGA’sMultiBoot的特点进行轮流转换;3)存储MicroBlaze处理器的代码;4)存储MicroBlaze处理器的代码并在执行代码之前将代码映射到DDR存储器;4)存储来自FPGA的永久数据。
StrataFlashConnections
表11.1说明了FPGA与StrataFlash之间的连接图。
虽然XC3S500EFPGA每个配置信息仅需要稍微多于2Mbit的容量,但FPGA-to-StrataFlash之间的接口支持高达256Mbit的StrataFlash。
实验板用的是128Mbit元件。
地址线SF_A24没用到。
一般来说,StrataFlash元件连到XC3S500E支持8位的外围接口(BPI)配置。
从FPGA出来的高4位并没有直接连到StrataFlash。
相反,在配置时由XC2C64CPLD控制这些管脚。
正如表11.1所示,StrataFlash的一些连线与其它一些器件复用。
SharedConnections
除了StrataFlash的一些连线与其它一些器件复用外,StrataFlash的一些存储空间也与其它器件复用。
CharacterLCD
字符LCD采用4位的数据接口。
显示数据的连线同样与StrataFlashPROM上的信号线SF_D<11:
8>复用。
如表11.2所示,FPGA通过SF_CE0和LCD_RW信号线来控制StrataFlashPROM的访问通道或字符LCD的读状态。
XilinxXC2C64ACPLD
在配置时,XilinxXC2C64ACoolRunnerCPLD用来控制StrataFlash高5位的地址线SF_A<24:
20>。
在BPI模式的高4位地址线A<23:
20>没有连接。
相反,FPGA的4个I/O口连接到StrataFlashPROM的高位地址线SF_A<23:
0>上。
可以参阅16章了解CPLD更详细的信息。
16MbyteStrataFlashPROM并没有用到最高有效位地址线SF_A<24>。
它是为同样封装形式更大容量的StrataFlashPROM提供扩展的。
当然,SF_A<24>信号线也连到FX2扩展接头的FX2_IO<32>上。
SPIDataLine
最低有效位数据线SF_D<0>与来自串行SPI外设、SPI_MISO和PlatformFlashPROM的串行输出信号线复用,见表11.3。
为了避免冲突,FPGA必须确保在任何时刻只能有一个数据线有效。
UCFLocationConstraints
Address
图11.2是StrataFlash地址线管脚的UCF约束。
Data
图11.3是数据线管脚的UCF约束。
Control
图11.4是控制线管脚的UCF约束。
SettingtheFPGAModeSelectPins
可以将FPGA设置为BPIUP或BPIDOWN模式,见表11.4。
Chapter12:
SPISerialFlash
实验板包括一个STMicroelectronicsM25P1616MbitSPIserialFlash,其有多种应用。
SPIFlash提供了可选的方案来配置FPGA——这是Spartan-3EFPGA的一个新的特征,见图12.1所示。
SPIFlash在配置后同样可以有其它的多种用途,如:
1)简单的永久性数据存储;2)存储识别码、串号以及IP地址等等;3)将存储的MicroBlaze处理器代码映射到DDRSDRAM上。
UCFLocationConstraints
图12.2是SPIFlashPROM的UCF约束。
ConfiguringfromSPIFlash
SPIFlash的配置,FPGA的模式选择必须合理,SPIFlash必须包含一个有效的配置映射。
SettingtheFPGAModeSelectPins
对于SPI模式的FPGA配置管脚见图12.4。
跳线的位置见图12.3。
CreatinganSPISerialFlashPROMFile
以下是如何将FPGA的位流文件配置到SPISerialFlashPROM的步骤。
SettingtheConfigurationClockRate
选择连接M25P16SPIserialFlash时,FPGA支持12MHz的配置时钟,具体设置见图12.5。
FormattinganSPIFlashPROMFile
产生配置文件之后,见图12.6操作。
启动IMPATC之后,双击PROMFileFormatter,见图12.7。
接下来如图12.8、12.9、12.10、12.11所示进行相应的操作。
当PROM完成格式后,IMPACT会示出PROM的当前状态,所选的位流文件以及位流文件占用PROM的空间。
图12.12就是XCF04SPlatformFlashPROM存储一个位流文件的例子。
要产生当前PROM文件,如图12.13所示进行操作。
如图12.14所示,IMPACT示出PROM文件成功生成。
见图12.8的设置,PROMFormatter产生一个输出文件。
在本例中,输出文件名为MySPIFlash.mcs。
DownloadingtheDesigntoSPIFlash
对SPIFlash进行编程有多种方法,如下:
1)采用带有XAPP445的XSPI编程软件。
通过采用JTAG编程电缆(板上没有提供)由并行口下载到SPIFlash上;2)采用基于SPIFlash的PicoBlaze参考设计。
使用终端模拟器,如Hyperlink,通过PC的串口将SPIFlash的编程数据下载到FPGA。
嵌入式PicoBlaze处理器对SPIserialFlash进行编程;3)采用JTAG工具通过FPGA的JTAG链接将SPIFlash编程到FPGA上。
其链接见相应的参考资料;4)ISE8.2i提供有另外的编程支持。
DownloadingtheSPIFlashusingXSPI
以下是使用XSPI编程下载到SPIFlash的步骤。
DownloadandInstalltheXSPIProgrammingUtility
XSPI编程软件的应用见应用笔记XAPP445。
AttachaJTAGParallelProgrammingCable
XSPI编程软件采用JTAG并口编程电缆,如:
带飞行引线的XilinxParallelCableIV和DigilentJTAG3编程电缆。
这些电缆并没有随实验板一起提供,但可以单独购买。
首先,关掉实验板的电源。
如果板上连有USB电缆,拔掉。
因为同时连接USB电缆和并口电缆会使IMPACT无法正确识别。
将JTAG的一端连到J12,如图12.15a所示。
J12的物理位置见图12.3所示。
将J12的连接头直接连到SPIFlash管脚上,并不是连到JTAG链上。
将JTAG3电缆直接连到J12上。
JTAG3的标签对着J11跳线。
如果使用飞行引线,它们必须如图12.15b和表12.2所示连接。
注意引线的颜色。
灰色的INIT引线留着不用。
InsertJumperonJP8andHoldPROG_BLow
JTAG并行编程电缆直接与SPIFlash管脚相连。
为了避免与FPGA的信号相冲突,确保连接FPGA的管脚处于高阻态。
在JP8(在PROG按钮附近)安装一个跳线迫使FPGA的PROG_B管脚为低,见图12.16所示。
将实验板重新上电。
ProgrammingtheSPIFlashwiththeXSPISoftware
打开一个命令提示符或DOS窗口,改变XSPI安装路径。
XSPI安装软件会有一个使用向导,附在XAPP445上。
提示符下敲打xspi查看快速帮助。
在提示符下敲打如下命令,使用事先生成的SPI-formattedFlash文件来编程SPIFlash。
这种读写SPIFlash需要一个M12P16SPIFlash,然后擦除、编程,最后写Flash。
C:
\xspi>xspi-spi_devm25p16-spi_epv-mcs-iMySPIFlash.mcs-ooutput.txt
屏幕上会出现一个免责公告。
按Enter键继续。
整个编程过程大约1分钟多,如图12.17所示。
SPIFlash编程后,卸掉JP8,如图12.16a所示。
如果编程正确,FPGA会从SPIFlashPROM自动配置,且DONELED点亮。
AdditionalDesignDetails
图12.18提供了SPIFlash接口使用的一些其它细节。
在大多数应用中,该接口的简单应用正如图12.1所示那样。
但是,实验板支持多种配置方式并给出了Spartan-3E的一些其它性能。
SharedSPIBuswithPeripherals
配置之后,SPIFlash的配置管脚可以作为设计的其它应用。
实验板上的SPI总线与其它的带有SPI的外围器件复用,如图12.18所示。
配置后,要访问SPIFlash存储器,FPGA必须失能其它复用PCI总线的器件。
表12.3给出了这些器件的信号名和失能值。
OtherSPIFlashControlSignals
M25P16SPIFlash有两个额外的输入控制。
低电平有效的写保护输入信号W和总线保持输入信号没用,通过将外部上拉电阻置高来实现。
VariantSelectPins,VS[2:
0]
处于SPI配置模式时,FPGA通过采样三个管脚VS[2:
0]的值来判定哪个SPI的读命令送与SPIFlash。
对于M25P16Flash,VS[2:
0]=111是其正确的命令字。
VS[2:
0]管脚通过外部的上拉电阻接到3.3V。
在BPI配置模式时,VS[2:
0]管脚是并行永久性Flash的地址线A[19:
17],这些信号连接到StrataFlashparallelFlashPROM。
在SPI配置后,VS[2:
0]管脚变成用户编程I/O口,允许完全访问StrataFlashparallelFlashPROM,而不管来自SPIFlash的FGPA配置。
JumperBlockJ11
在SPI配置模式时,FPGA通过置低CSO_B管脚来选中SPIFlash。
CSO_B连到J11跳线上。
该跳线提供一个选项来移动板上的SPIFlash到不同的选择线上(SPI_ALT_CS_JP11)。
通过改变J11的设置以及将要使用的SPIFlash连到JP12上就可以测试不同的SPIFlash器件。
默认下,这两个跳线都置在J11里头。
ProgrammingHeaderJ12
如图12.15所示,J12使用一个JTAG编程电缆来编程板上的SPIFlash。
Multi-PackageLayout
STMicroelectronics能够自动识别M25PxxSPI系列Flash的封装。
实验板支持16Mbit器件所有的三种封装类型,如图12.19所示。
默认情况下,实验板以8-lead,8x6mmMLP封装形式进行工作。
多封装同样支持8-pinSOIC和16-pinSOIC的封装。
8-pinSOIC的管脚1和MLP在板上的左上角。
然而,16-pinSOIC的管脚1却在右上角,原因是这种封装是90度的。
16-pinSOIC封装形式的每个面有4个管脚没有连接到板上。
这些管脚必须悬空。
为何要支持多封装形式?
一句话,灵活性。
多封装布局提供了:
1)在小密度和大密度的SPIFlashPROM之间轻松实现密度移植。
并非所有的SPIFlash的密度都可以在不同的封装形式里用。
SPIFlash的移植策略取决于FPGA提供的移植输出管脚的精细程度。
2)在FPGA的密度移植之间实现PROM配置的兼容性(一致性)。
Spartan-3EFPGA’sFG320的管脚封装形式支持XC3S500E、XC3S1200E和XC3S1600E的FPGA器件,而无须修改。
SPIFlash的多种封装形式允许在相关联的PROM之间实现灵活的兼容。
从而在板上为FPGA运行最优尺寸的SPIFlash。
3)提供安全措施。
如果一种特定的SPIFlash密度在想要的封装里不可用,则可以安全地转换到不同的封装形式或不同的密度。
Chapter13:
DDRSDRAM
实验板包括一个16位接口的512Mbit(32Mx16)MicronTechnologyDDRSDRAM(MT46V32M16),如图13.1所示。
所有的DDRSDRAM接口的管脚连接到FPGA’sI/OBank3。
I/OBank3和DDRSDRAM均由2.5V供电,由板上5V的输入电压经LTC3412调整得到。
1.25V的参考电压一般由2.5V电压经电阻分压得到,供给FPGA和DDRSDRAM。
所有的DDRSDRAM接口信号都是终端的。
差分时钟管脚SD_CK_P反馈给FPGAI/OBank0的管脚B9,以获得最佳通向FPGA’sDigitalClockManagers(DCMs)的路径。
当使用到MicroBlazeOPBDDR控制器时就要用到该路径了。
从EDK8.1i开发软件同样可以获得MicroBlazeOPBDDRSDRAM控制器的IP核。
DDRSDRAMConnections
表13.1给出了FPGA与DDRSDRAM之间的连接。
UCFLocationConstraints
Address
图13.2给出了DDRSDRAM地址线管脚的UCF约束。
Data
图13.3给出了DDRSDRAM数据线管脚的UCF约束。
Control
图13.4给出了DDRSDRAM控制线管脚的UCF约束。
ReserveFPGAVREFPins
图13.5是I/OBank3五个参考输入电压VREF的管脚约束。
这些管脚不能用于通用I/O。
禁止软件使用这些管脚,其约束如下。
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