第6章寄存器与计数器.docx
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第6章寄存器与计数器
第6章
寄存器与计数器
内容提要:
本章介绍在计算机和其它数字系统中广泛应用的寄存器和计数器。
首先介绍寄存器的概念,重点讨论各种形式的移位寄存器。
接着分别介绍如何由触发器构成同步、异步及各种进制的计数器。
最后以几种典型产品为例介绍集成计数器的逻辑功能及它们的应用。
6.1寄存器与移位寄存器
导读:
在这一节中,你将学习:
⏹触发器构成的寄存器
⏹寄存器的工作过程
⏹4位集成寄存器74LS175的逻辑功能
⏹移位寄存器的五种输入输出方式
⏹触发器构成的移位寄存器
⏹4位集成移位寄存器74LS194的逻辑功能
⏹移位寄存器的应用例子
6.1.1寄存器
在数字电路中,用来存放二进制数据或代码的电路称为寄存器。
寄存器是由具有存储功能的触发器构成的。
一个触发器可以存储1位二进制代码,存放n位二进制代码的寄存器,需用n个触发器来构成。
如图6-1所示为一个由边沿D触发器构成的4位寄存器,无论寄存器中原来的内容是什么,只要送数控制时钟脉冲CP上升沿到来,加在数据输入端的数据D0~D3,就立即被送进寄存器中,即有:
而在CP上升沿以外时间,寄存器内容将保持不变,直到下一个CP上升沿到来。
故寄存时间为一个时钟周期。
图6-1边沿D触发器构成的4位寄存器
一个4位的集成寄存器74LS175的内部逻辑电路图及引脚图分别如图6-2(a)、(b)所示,其真值表如表6-1所示。
其中,RD是异步清零控制端,D0~D3是并行数据输入端,CP为时钟脉冲端,Q0~Q3是并行数据输出端。
表6-174LS175真值表
(a)内部逻辑电路图
(b)引脚图
图6-2集成寄存器74LS175
6.1.2移位寄存器
移位寄存器除了数据保存外,还可以在移位脉冲作用下依次逐位右移或左移,数据既可以并行输入、并行输出,也可以串行输入、串行输出,还可以并行输入、串行输出及串行输入、并行输出。
如图6-3所示。
(a)串行输入/右移/串行输出
(b)串行输入/左移/串行输出
(c)并行输入//串行输出(d)串行输入/并行输出
(e)并行输入/并行输出
图6-3移位寄存器的各种输入输出方式
1.串行输入/串行输出/并行输出移位寄存器
图6-4所示为由边沿D触发器组成的4位串行输入/串行输出移位寄存器。
下面分析其工作原理。
图6-4串行输入/串行输出移位寄存器
串行输入数据之前,寄存器的初始状态被清零。
假设串行输入1010,首先输入最低位,即0被置入数据输入端,使得FF0的D=0。
当第一个CP脉冲到来后,FF0的输出为0。
接着输入第2位即1,使得FF0的D=1而FF1的D=0。
当第二个CP脉冲到来后,FF0的输出为1,FF1的输出为0。
这样FF0中的0被移位到FF1中。
再输入第3位即0,使得FF0的D=0,FF1的D=1,FF2的D=0。
当第三个CP脉冲到来后,FF0的输出为0,FF1的输出为1,FF2的输出为0。
这样FF0中的1被移位到FF1中,FF1中的0被移位到FF2中。
最后输入第4位即1。
使得FF0的D=1,FF1的D=0,FF2的D=1,FF3的D=0。
当第四个CP脉冲到来后,FF0的输出为1,FF1的输出为0,FF2的输出为1,FF3的输出为0。
这样第4位的1被移位到FF0,而FF0中的0被移位到FF1,FF1中的1被移位到FF2,FF2中的0被移位到FF3。
这就完成了4位数据串行进入移位寄存器的过程。
此时可从4个触发器的输出端并行输出数据。
如果要使这4位数据从Q3端串行输出,还需要4个移位脉冲的作用,读者可自行分析其移出过程。
(a)寄存器清零
(b)第1个CP脉冲之后
(c)第2个CP脉冲之后
(d)第3个CP脉冲之后
(e)第4个CP脉冲之后
图6-5串行输入1010进入移位寄存器
例6-1对于图6-4所示移位寄存器,画出图6-6所示输入数据和时钟脉冲波形情况下各触发器输出端的波形。
设寄存器的初始状态全为0。
图6-6例题6-1
2.并行输入/串行输出/并行输出移位寄存器
图6-7所示为由边沿D触发器组成的4位并行输入/串行输出/并行输出移位寄存器。
下面分析其工作原理。
当
为低电平时,与门G1~G3被启动,并行输入数据D0~D3被送到各触发器的输入端D上。
当时钟脉冲到来后,并行输入数据D0~D3都同时存储到各触发器中。
这时可从各触发器输出端并行输出数据。
当
为高电平时,与门G1~G3被禁止,而门G4~G6被启动。
这时各触发器的输出作为相邻右边触发器的输入,即构成一个向右移位寄存器。
在时钟脉冲作用下,可从Q3端串行输出数据。
图6-7并行输入/串行输出/并行输出移位寄存器
3.集成电路移位寄存器
常用集成电路移位寄存器为74LS194,其逻辑符号和引脚图如图6-8所示。
(a)逻辑符号(b)引脚图
图6-8集成移位寄存器74LS194
它具有串行、并行输入,串行、并行输出及双向移位功能。
DSL和DSR分别是左移和右移串行输入端,D0、D1、D2和D3是并行输入端,Q0和Q3分别是左移和右移时的串行输出端,Q0、Q1、Q2和Q3为并行输出端。
74LS194的真值表如表6-1所示。
表6-1移位寄存器74LS194真值表
6.1.3移位寄存器应用举例
例6-2利用两片集成移位寄存器74LS194扩展成一个8位移位寄存器。
解:
将K个集成移位寄存器74LS194串接,可构成K×4位移位寄存器。
如图6-9所示,左边移位寄存器的Q3(最右位)作为右边移位寄存器的右移串行输入DSR;右边移位寄存器的Q0(最左位)作为左边移位寄存器的左移串行输入DSL,这样即可构成一个8位移位寄存器。
图6-9移位寄存器的扩展
例6-3由集成移位寄存器74LS194和非门组成的脉冲分配器电路如图6-10所示,试画出在CP脉冲作用下移位寄存器各输出端的波形。
解:
如图,启动信号到来时清零,启动信号结束时74LS194开始作右移操作。
由74LS194的真值表可得各输出端Q0~Q3的波形如图6-11所示。
图6-10移位寄存器组成的脉冲分配器电路
图6-11移位寄存器组成的脉冲分配器输出波形
自测练习
1.4位寄存器需要()个触发器组成。
2.图6-1中,在CP()时刻,输入数据被存储在寄存器中,其存储时间为()。
3.在图6-4中,右移操作表示数据从()(FF0,FF3)移向(FF0,FF3)。
4.在图6-7中,当
为()电平时,寄存器执行并行数据输入操作;
5.74LS194的5种工作模式分别为()。
6.74LS194中,清零操作为()(同步,异步)方式,它与控制信号S1、S1()(有关,无关)。
7.74LS194中,需要()个脉冲可并行输入4位数据。
8.74LS194使用()(上边沿,下边沿)触发。
9.为了将一个字节数据串行移位到移位寄存器中,必须要()个时钟脉冲。
10.一组数据10110101串行移位(首先输入最右边的位)到一个8位并行输出移位寄存器中,其初始状态为11100100,在两个时钟脉冲之后,该寄存器中的数据为:
(a)01011110(b)10110101(c)01111001(d)00101101
6.2异步N进制计数器
导读:
在这一节中,你将学习:
⏹异步2位二进制加法计数器电路
⏹异步2位二进制减法计数器电路
⏹异步n位二进制计数器电路的构成方法
⏹异步三进制加计数器电路
⏹异步六进制加计数器电路
⏹异步非二进制计数器电路的构成方法
能够对输入脉冲个数进行计数的电路称为计数器。
一般将待计数的脉冲作为计数器的CP脉冲。
计数器在数字系统中应用非常广泛,除了计数的基本功能外,还可以实现脉冲信号的分频、定时、脉冲序列的产生等。
计数器一般是由触发器级联构成的。
按其工作方式可分为同步计数器和异步计数器。
在同步计数器中,各个触发器使用相同的时钟脉冲,所有触发器是同时翻转的;而在异步计数器中,各个触发器不使用相同的时钟脉冲,所有触发器不是同时翻转的。
按进位体制不同,可分为二进制计数器和非二进制计数器。
按计数数值增、减情况的不同,可分为加法计数器、减法计数器和可逆计数器。
6.2.1异步n位二进制计数器
1.异步2位二进制计数器
图6-12给出了由2个边沿D触发器构成的2位二进制异步加计数器电路。
每个触发器的
输出端接到该触发器的D输入端,即每个触发器构成一个2分频电路。
同时,第二个触发器FF1由第一个触发器FF0的Q输出端来触发。
计数器工作时,每来一个CP脉冲,FF0就翻转一次。
但是FF1只有被FF0的Q0输出的下降沿触发时,FF1才能翻转。
由于触发器存在传输延迟,输入时钟脉冲的下降沿和FF0的Q0输出的下降沿绝对不会发生在同一时刻,所以这两个触发器绝对不会同时被触发。
由此可得到它的输出波形如图6-13所示。
可以看出,每输入一个计数脉冲,其输出状态按2进制递增,共输出4个不同的状态,如表6-3所示,故它称为异步2位二进制加法计数器,或称为模4加法计数器(“模”指计数器顺序经过的状态个数,最大模是2n)。
图6-12异步2位二进制加计数器
图6-13图6-12中计数器的输出波形
计数脉冲
Q1
Q0
0
0
0
1
0
1
2
1
0
3
1
1
4(再循环)
0
0
表6-3图6-12中计数器的输出状态真值表
图6-14是由2个边沿D触发器构成的异步2位二进制减计数器电路。
它与加计数器的不同点是:
第二个触发器FF1由第一个触发器FF0的
输出端来触发。
其输出波形如图6-15所示,可以看出,每输入一个计数脉冲,其输出状态按2进制递减,共输出4个不同的状态,如表6-4所示。
图6-142位二进制异步减计数器
图6-15图6-14中计数器的输出波形
表6-4图6-14中计数器的输出状态真值表
计数脉冲
Q1
Q0
0
0
0
1
1
1
2
1
0
3
0
1
4(再循环)
0
0
2.异步n位二进制计数器
根据上述异步2位二进制计数器电路,异步n位二进制计数器电路的构成具有一定的规律,可归纳如下:
(1)异步n位二进制计数器由n个触发器组成,每个触发器均接成T'触发器。
(2)各个触发器之间采用级联方式,其连接形式由计数方式(加或减)和触发器的边沿触发方式(上升沿或下降沿)共同决定,如表6-5所示。
表6-5异步n位二进制计数器构成规律
6.2.2异步非二进制计数器
1.异步三进制计数器
下面考虑以上述异步2位二进制加法计数器为基础构成异步三进制加法计数器的方法。
比较一下2位二进制和三进制计数器的输出状态真值表6-6和真值表6-7。
对于2位二进制加计数器,计数到第3个脉冲时,Q1和Q0都为1。
但对于三进制加法计数器,这时的Q1和Q0都为0。
如果使2位二进制加法计数器计数到11的瞬间就清零,则它就变成了三进制加法计数器的工作状态。
为了实现这一点,必须使用带异步清零端的触发器,根据这一方法构成的异步三进制计数器电路如图6-16所示,输出波形如图6-17所示。
表6-62位二进制加计数器输出状态真表表6-7三进制加计数器输出状态真值表
计数脉冲
Q1
Q0
0
0
0
1
0
1
2
1
0
3
1
1
4(再循环)
0
0
计数脉冲
Q1
Q0
0
0
0
1
0
1
2
1
0
3(再循环)
0
0
图6-16异步三进制加计数器电路
图6-17图6-16中计数器的输出波形
2.异步非二进制计数器
任意的异步非二进制计数器的构成方式也与上述三进制计数器一样,即采用“反馈清零”法。
如异步六进制加法计数器的构成方法如下:
由于2个触发器可以产生最多4个状态,所以需要3个触发器,因此可在3位二进制加法计数器的基础上实现它。
六进制加法计数器的计数状态为000~101,而3位二进制加法计数器的计数状态为000~111,故当该计数器进入到状态101后,就必须再循环到000而不是进入正常的下一个状态110,如图6-18所示。
可采用“反馈清零”法实现,即用一个与非门对计数状态110进行译码,产生低电平0而使所有触发器清零,其计数器电路如图6-19所示。
Q2
Q1
Q0
0
0
0
0
0
1
·
·
·
·
·
·
·
·
·
1
0
0
1
0
1
1
1
0
1
1
1
图6-18六进制计数器的输出状态
图6-19异步六进制加法计数器电路
自测练习
1.为了构成六十四进制计数器,需要()个触发器。
2.2n进制计数器也称为()位二进制计数器。
3.1位二进制计数器的电路为()。
4.使用4个触发器进行级联而构成二进制计数器时,可以对从0到()的二进制数进行计数。
5.如题5图中,()为2位二进制加法计数器;()为2位二进制减法计数器。
题5图(a)
题5图(b)
6.一个模7的计数器有()个计数状态,它所需要的最小触发器个数为()。
7.计数器的模是()。
(a)触发器的个数(b)计数状态的最大可能个数(b)实际计数状态的个数
8.4位二进制计数器的最大模是()。
(a)16(b)32(c)4(d)8
9.模13计数器的开始计数状态为0000,则它的最后计数状态是()。
6.3同步N进制计数器
导读:
在这一节中,你将学习:
⏹同步2位二进制加法计数器电路
⏹同步2位二进制减法计数器电路
⏹同步3位二进制加法计数器电路
⏹同步3位二进制减法计数器电路
⏹同步n位二进制计数器电路的构成方式
⏹同步五进制加法计数器电路
⏹同步十进制加法计数器电路
与异步计数器不同,同步计数器中的所有触发器在相同时钟脉冲的作用下同时翻转。
6.3.1同步n位二进制计数器
1.同步2位二进制计数器
图6-20给出了由2个边沿JK触发器构成的同步2位二进制加法计数器电路。
第一个触发器FF0的J、K输入信号连接高电平1,第二个触发器FF1的J、K输入信号连接到第一个触发器FF0的Q输出端。
首先,假设该计数器的初始状态为00,则J1=K1=Q0=0。
当第一个时钟脉冲的下降沿到来时,FF0将翻转为1,FF1由于J1=K1=0而保持输出状态不变。
因此在第一个时钟脉冲作用之后,Q0=1,Q1=0,则J1=K1=Q0=1。
当第二个时钟脉冲的下降沿到来时,FF0将翻转为0,FF1由于J1=K1=1也发生翻转,变为1。
因此在第二个时钟脉冲作用之后,Q0=0,Q1=1,则J1=K1=Q0=0。
当第三个时钟脉冲的下降沿到来时,FF0将再次翻转为1,FF1由于J1=K1=0而保持状态1不变。
因此在第三个时钟脉冲作用之后,Q0=1,Q1=1,则J1=K1=Q0=1。
最后,当第四个时钟脉冲的下降沿到来时,FF0和FF1都发生翻转而变为0。
因此在第四个时钟脉冲作用之后,Q0=0,Q1=0,计数器又循环到它的初始状态00。
由此可得到它的输出波形如图6-21所示。
可以看出,每输入一个计数脉冲,其输出状态按2进制递增,共输出4个不同的状态,故它称为同步2位二进制加法计数器。
需要注意的是:
在不考虑触发器传输延迟的条件下,同步2位二进制加法计数器的输出波形与异步2位二进制加法计数器相同,如图6-21(b)和图6-13(b)所示;如果考虑触发器的传输延迟,则两者的输出波形是有区别的,如图6-21(a)和图6-13(a)所示。
图6-20同步2位二进制加法计数器电路
图6-20图6-20中计数器的输出波形
如果将图6-20中触发器FF1的输入信号改为J1=K1=
,则构成同步2位二进制减法计数器,其工作过程请读者自行分析。
2.同步3位二进制计数器
图6-22给出了由3个边沿JK触发器构成的同步3位二进制加法计数器电路。
第一个触发器FF0的J、K输入信号连接高电平1,第二个触发器FF1的J、K输入信号连接到第一个触发器FF0的Q输出端。
第三个触发器FF2的J、K输入信号由FF0及FF1的输出相与后得到。
图6-22同步3位二进制加法计数器电路
它的工作过程如下:
对于FF0,每来一个时钟脉冲,Q0翻转一次;对于FF1,其输出Q1在每次Q0为1之后,再来一个时钟脉冲就翻转一次,这种翻转发生在CP2、CP4、CP6、和CP8上,而当Q0为0时,保持状态不变;对于FF2,当Q0、Q1都为高电平1时,通过与门输出使J2=K2=1,则在下一个时钟脉冲到来时输出发生翻转,在所有其它时间,FF2的输入都被与门输出保持为低电平,它的状态不变。
由此可画出该计数器的输出波形如图6-23所示。
图6-23图6-22中计数器的输出波形
如果将图6-22中触发器FF1、FF2的输入信号分别改为J1=K1=
,J2=K2=
,则构成同步3位二进制减法计数器,其工作过程请读者自行分析。
3.同步n位二进制计数器
根据上面介绍的同步2位二进制及3位二进制计数器电路,同步n位二进制计数器电路的构成具有一定的规律,可归纳如下:
(1)同步n位二进制计数器由n个JK触发器组成;
(2)各个触发器之间采用级联方式,第一个触发器的输入信号J0=K0=1,其它触发器的输入信号由计数方式决定。
如果是加法计数器则为:
如果是减法计数器则为:
实际上,并不需要特意制作同步n位二进制减法计数器,任何同步n位二进制加法计数器可以很容易改成同步n位二进制减法计数器:
只需将各
端作为结果输出端即可。
6.3.2同步非二进制计数器
同步非二进制计数器的电路构成没有规律可循,下面通过两个例子说明它们的构成方法。
1.同步五进制加法计数器
采用3个JK触发器构成该计数器。
同步五进制加法计数器的计数状态真值表如表6-8所示,下面通过“观察”法确定各个触发器的输入信号。
表6-8同步五进制加计数器输出状态真值表
计数脉冲
Q2
Q1
Q0
0
0
0
0
1
0
0
1
2
0
1
0
3
0
1
1
4
1
0
0
5
0
0
0
首先,注意Q0只在Q2=1的下一个时钟脉冲到来时不翻转。
因此可确定FF0的输入信号为:
J0=
,K0=1
接着,Q1只在Q0=1的下一个时钟脉冲到来时才翻转。
则可确定FF1的输入信号为:
J1=K1=Q0
最后,Q2只在Q0=1和Q1=1的下一个时钟脉冲到来时翻转,或者在Q2=1时改变。
故FF2的输入信号为:
J2=K2=Q0Q1+Q2
由此可画出同步五进制加法计数器的电路如图6-24所示。
图6-24同步五进制加法计数器
2.同步十进制加法计数器
采用4个JK触发器构成该计数器。
同步十进制加法计数器的计数状态真值表如表6-9所示,采用与上面类似的方法,确定各个触发器的输入信号。
表6-9同步十进制加法计数器输出状态真值表
计数脉冲
Q3
Q2
Q1
Q0
0
0
0
0
0
1
0
0
0
1
2
0
0
1
0
3
0
0
1
1
4
0
1
0
0
5
0
1
0
1
6
0
1
1
0
7
0
1
1
1
8
1
0
0
0
9
1
0
0
1
10
0
0
0
0
首先,观察真值表中的Q0,每来一个时钟脉冲就翻转一次,因此可确定FF0的输入信号为:
J0=K0=1
接下来,可以看到Q1每次在Q0=1及Q3=0的下一个时钟脉冲到来时发生翻转,因此可确定FF1的输入信号为:
J1=K1=
而Q2每次在Q0=1和Q1=1的下一个时钟脉冲到来时发生翻转,因此可确定FF2的输入信号为:
J2=K2=Q0Q1
最后,Q3每次在Q0=1、Q1=1和Q2=1的下一个时钟脉冲到来时发生翻转,或者在Q0=1和Q3=1时(状态9)的下一个时钟脉冲到来时发生改变。
故FF3的输入信号为:
J3=K3=Q0Q1Q2+Q0Q3
由此可画出同步十进制加法计数器的电路如图6-25所示。
图6-25同步十进制加法计数器
自测练习
1.与异步计数器不同,同步计数器中的所有触发器在()(相同,不同)时钟脉冲的作用下同时翻转。
2.在考虑触发器传输延迟的情况下,同步计数器中各Q输出端相对于时钟脉冲的延迟时间()(相同,不同)。
3.在考虑触发器传输延迟的情况下,异步计数器中各Q输出端相对于时钟脉冲的延迟时间()(相同,不同)。
4.采用边沿JK触发器构成同步22进制加法计数器的电路为()。
5.采用边沿JK触发器构成同步22进制减法计数器的电路为()。
6.采用边沿JK触发器构成同步2n进制加法计数器,需要()个触发器,第一个触发器FF0的输入信号为(),最后一个触发器FF(n-1)的输入信号为()。
7.采用边沿JK触发器构成同步3进制加法计数器的电路为()。
8.23进制加法计数器的最大二进制计数是()。
9.参看图6-22所示计数器,触发器FF2为()(最高位,最低位)触发器,第2个时钟脉冲后的二进制计数是()。
10.参看图6-24所示计数器,其计数范围为(),它的各输出波形为()。
6.4集成计数器
导读:
在这一节中,你将学习:
⏹同步二进制加法计数器74LS161的逻辑功能
⏹采用74LS161构成小于十六的任意进制同步加法计数器
⏹同步十进制加/减计数器74LS192的逻辑功能
⏹采用74LS192构成小于十的任意进制同步加/减法计数器
⏹异步二进制加法计数器74LS93的逻辑功能
⏹采用74LS93构成小于十六的任意进制异步加法计数器
⏹异步十进制加法计数器74LS90的逻辑功能
⏹采用74LS90构成小于十的任意进制8421BCD码加计数器
⏹采用74LS90构成小于十的任意进制5421BCD码加计数器
⏹采用两片74LS161构成小于256的任意进制加法计数器
⏹采用两片74LS90构成小于100的任意进制加法计数器
在实际数字系统中,集成计数器与集成触发器构成的计数器相比,有着更广泛的应用。
它们具有体积小、功能灵活、可靠性高等优点。
集成计数器种类很多,时钟脉冲的引入有同步或异步方式,计数进制主要以二进制和十进制为主。
本节将详细介绍几种典型的集成计数器。
6.4.1集成同步二进制计数器
其产品多以四位二进制即十六进制为主,下面以典型产品74LS161为例讨论。
图6-25集成计数器74LS161引脚图和逻辑符号
74LS161是四位二进制加计数器,它的引脚图及逻辑符号如图6-25所示,表6-9是其功能表。
由功能表可知,74LS161具有以下功能:
①异步清零。
当CLR=0时,不管其它输入信号的状态如何,计数器输出将立即被置零。
②同步置数。
当CLR=1(清零无效)、LD=0时,如果有一个时钟脉冲的上升
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