智能仪器实验内容.docx
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智能仪器实验内容
智能仪器实验报告
班级:
03061401
学号:
25
姓名:
***
实验一、输入输出实验
1、实验目的
(1)掌握MAXPLUSⅡ软件的使用;
(2)掌握组合逻辑电路的设计方法;
(3)掌握组合逻辑电路的静态测试方法;
(4)掌握用VHDL语言设计组合逻辑电路的方法;
(5)了解可编程逻辑器件设计的全过程。
2、硬件要求
(1)输入:
按键开关;拔码开关。
(2)输出:
LED灯。
(3)主芯片:
AlteraEPF10K10LC84-4。
3、实验内容(2个)
内容1、2输入异或门功能仿真及功能验证。
要求:
分别用原理图输入法和VHDL语言描述法完成。
内容2、组合逻辑2-4译码器的设计。
要求:
分别用原理图输入法和VHDL语言描述法完成。
4、实验原理图及VHDL程序
2输入异或门的VHDL程序(行为描述法)
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.All;
ENTITYx_orIS
PORT(in1:
instd_logic;
in2:
instd_logic;
out1:
outstd_logic);
ENDx_or;
ARCHITECTUREbehaviorOFx_orIS
BEGIN
out1<=in1xorin2;
ENDbehavior;
2-4译码器的VHDL程序:
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.All;
ENTITYHCT139IS
PORT(A2,B2,G2BAR,A1,B1,G1BAR:
INstd_logic;
Y20,Y21,Y22,Y23,Y10,Y11,Y12,Y13:
OUTstd_logic);
ENDHCT139;
ARCHITECTUREVER1OFHCT139IS
BEGIN
Y10<='0'when(B1='0')and((A1='0')and(G1BAR='0'))else'1';
Y11<='0'when(B1='0')and((A1='1')and(G1BAR='0'))else'1';
Y12<='0'when(B1='1')and((A1='0')and(G1BAR='0'))else'1';
Y13<='0'when(B1='1')and((A1='1')and(G1BAR='0'))else'1';
Y20<='0'when(B2='0')and((A2='0')and(G2BAR='0'))else'1';
Y21<='0'when(B2='0')and((A2='1')and(G2BAR='0'))else'1';
.
Y22<='0'when(B2='1')and((A2='0')and(G2BAR='0'))else'1';
Y23<='0'when(B2='1')and((A2='1')and(G2BAR='0'))else'1';
ENDVER1;
4、实验连线
用拔码开关或按键开关连接异或门(2-4译码器)的输入管脚,异或门(2-4译码器)的输出管脚连接LED灯,用灯的亮灭表示结果。
5、实验仿真结果
内容1:
内容2:
实验二、DAC实验
1、实验目的
(1)了解D/A转换的工作原理,熟悉AD558的使用方法。
(2)掌握用DAC和可编程逻辑器件设计函数信号发生器的方法。
(3)掌握用VHDL语言设计数字逻辑电路的方法。
2、硬件要求
(1)主芯片:
EPF10K10LC84-4。
(2)模拟功能块AD558。
(3)4位八段扫描显示数码管。
(4)示波器。
(5)拨码开关或按键开关。
3、实验内容
利用可编程逻辑器件EPF10K10LC84-4和D/A转换器AD558设计函数发生器,产生四种波形(递增斜波、递减斜波、三角波、递增阶梯波)。
EPF10K10LC84-4输出八位二进制计数值DAout[7..0],将之接入AD558的D[7..0],用示波器来观察DAC的波形输出。
4、实验原理
AD558是8位DA转换器,自带基准电源。
管脚图如图所示。
AD558可将输入的数字量(8位)转化成0~2.56V的模拟电压量;用CPLD器件产生了四种循环变化的数据量:
(1)0~255(8bit)循环加法计数;
(2)255~0(8bit)循环减法计数;
(3)2550→0→255(8bit)循环加减法计数;
(4)0,20H,40H,60H,80H,A0H,C0H,E0H八进制计数器。
将计数器的八位输出接到DAC的八位输入,可以产生四种波形(频率相同):
(1).递增斜波;
(2).递减斜波;
(3).三角波;
(4).递增阶梯波;
5、实验原理图及VHDL程序
本实验完全用硬件描述语言实现。
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entitydais
port(clk,reset:
instd_logic;
model:
instd_logic_vector(1downto0);
daout:
outstd_logic_vector(7downto0));
endda;
architectureaofdais
signalcount:
std_logic_vector(7downto0);
signaltmp1:
std_logic;
begin
daout<=count;
process(reset,clk)--,model)
begin
ifreset='0'then
count<=(others=>'0');
elsifrising_edge(clk)then
ifmodel=0then
count<=count+1;
elsifmodel=1then
count<=count-1;
elsifmodel=2then
iftmp1='1'then
count<=count+1;
ifcount=254then
tmp1<='0';
else
tmp1<='1';
endif;
else
count<=count-1;
ifcount=1then
tmp1<='1';
else
tmp1<='0';
endif;
endif;
elsifmodel=3then
count<=count+"0100000";
endif;
endif;
endprocess;
enda;
6、实验连线
EPF10K10LC84-4:
clk接时钟源;model1、model0接拨码开关;reset接按键开关;
DAout[7:
0]接DAC的D[7:
0]输入;
DAC:
CE/、CS/接逻辑“0”电平;
7、实验仿真结果
实验三、DAS实验1
1、实验目的
(1)掌握数字逻辑电路的设计方法;
(2)了解可编程逻辑器件设计的全过程。
(3)掌握用VHDL语言设计数字逻辑电路的方法。
2、实验内容
12位地址计数器的设计(用两种方法实现)
3、实验原理图及VHDL程序
方法1:
原理图输入法(用HC163级联实现)。
方法2:
用VHDL语言编程实现。
方法2:
libraryIEEE;
useIEEE.STD_LOGIC_1164.ALL;
useIEEE.STD_LOGIC_ARITH.ALL;
useIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYcounter12IS
PORT
(clk:
INstd_logic;
clr:
INstd_logic;
Q:
outstd_logic_vector(11downto0));
ENDcounter12;
architectureBehavioralofcounter12is
signalcount:
STD_LOGIC_vector(11downto0);
begin
process(clk,clr)
begin
ifclr='0'then
count<="000000000000";
elsifclk'eventandclk='0'then
count<=count+'1';
endif;
endprocess;
Q<=count;
endBehavioral;
4、实验仿真结果
实验四、DAS实验2
1、实验目的
(1)掌握数字逻辑电路的设计方法;
(2)了解可编程逻辑器件设计的全过程。
(3)掌握用VHDL语言设计数字逻辑电路的方法
2、实验内容
已知数据采集系统中A/D转换器的转换时序图如下图所示,图中conv\是ADC的转换信号,下降沿开始转换,BUSY是ADC的输出信号,是转换过程状态标志位,高电平表示正在转换,下降沿表示转换结束。
T2=10ns
t9=120ns,tconvert=880ns。
试用数字逻辑电路实现数据采集系统采样频率可编程。
(系统采样频率为500kHz、200kHz、100kHz,采样频率由计算机编程确定)
3、实验原理图
4、实验仿真结果
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