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软件无线电技术及其在4G中的应用
软件无线电技术及其在4G中的应用
摘要:
4G使用了多种核心技术,其中软件无线电技术(SoftwareDefinedRadio,SDR)是一种用软件来实现物理层连接的无线通信方式,被认为是可以将不同形式的通信技术有效联系在一起的唯一技术。
本文将对软件无线电技术的定义及其在4G中的应用作简要介绍,同时将对其在4G应用中存在的问题以及相应的解决方案进行整理分析,对比得出各方案的应用效果。
最后对软件无线电技术进行展望分析,提出一些细节改进方案。
关键词:
4G核心技术、软件无线电技术(SDR)、射频前端、带通采样、DSP
0.引言
世界很多组织给4G下了不同的定义,而ITU(InternationalTelecommunicationUnion)代表了传统移动蜂窝运营商对4G的看法,认为4G是基于IP协议的高速蜂窝移动网,现有的各种无线通信技术从现有3G演进,并在3GLTE阶段完成标准统一。
ITU4G要求传输速率比现有网络高1000倍,达到100Mbit/s。
4G通信系统的这些特点,决定了它将采用一些不同于3G的技术。
对于4G中将使用的核心技术,业界并没有太大的分歧。
总结起来,有以下几种:
正交频分复用(OrthogonalFrequencyDivisionMultiplexing,OFDM)技术,软件无线电技术,智能天线技术,多输入多输出(Multiple-InputMultiple-Out-put,MIMO)技术,基于IP的核心网技术。
其中软件无线电技术具有灵活性、集中性以及模块化等特点,成为实现4G物理层连接的最佳无线通信方式。
1.软件无线电定义
软件无线电(SoftwareDefinedRadio,SDR)是一种无线电广播通信技术,它基于软件定义的无线通信协议而非通过硬连线实现。
换言之,频带、空中接口协议和功能可通过软件下载和更新来升级,而不用完全更换硬件。
SDR针对构建多模式、多频和多功能无线通信设备的问题提供有效而安全的解决方案。
软件无线电(SDR)是近年来随着微电子技术的进步而迅速发展起来的新技术,它以现代通信理论为基础,以数字信号处理为核心,以微电子技术为支持。
它最初用于军事通信领域,后来被引入到个人通信领域,并逐步渗透到其他电子技术领域。
软件无线电概念一经提出,就受到各方的极大关注,这不仅是因为软件无线电概念新、技术先进、发展潜力大,更为重要的是它潜在的市场价值也是极具吸引力的。
软件无线电强调以开放性最简硬件为通用平台,尽可能地用可升级、可重配置的不同应用软件来实现各种无线电功能的设计新思路。
其中心思想是:
构造一个具有开放性、标准化、模块化的通用硬件平台,将工作频段、调制解调类型、数据格式、加密模式、通信协议等各种功能用软件来完成,并使宽带A/D和D/A转换器尽可能靠近天线,以研制出具有高度灵活性、开放性的新一代无线通信系统。
[1]
2.软件无线电体系结构
软件无线电主要由天线、射频前端、宽带A/D-D/A转换器、通用和专用数字信号处理器以及各种软件组成。
软件无线电的天线一般要覆盖比较宽特性均匀的频段。
射频(RF)前端在发射时主要完成上变频、滤波、功率放大等任务,接收时实现滤波、放大、下变频等功能。
通常将A/D转换器传来的数字信号,经过专用数字信号处理器件处理,降低数据流速率,并将信号变至基带后,送给通用DSP进行处理。
软件无线电实现的体系结构可分为:
射频带通采样数字化结构和宽带中频带通采样数字化结构。
2.1射频带通采样结构
射频带通采样结构如图1所示,由于在A/D转换器前采用了带宽相对较窄的电调滤波器,其对高速A/D转换器性能要求可以适当降低,该结构中根据所需的处理带宽进行带通采样,对A/D的采样速率的要求相对降低,对后续DSP的处理速度要求也可以随之大大降低。
[2]
图2-1射频带通采样数字化结构
实际中对A/D中采样保持器的速度要求还是比较高的,实现起来还有一定的难度。
2.2中频带通采样结构
宽带中频带通采样结构如图2所示,该结构采用了超外差体制,利用模拟电路将射频信号变换到适当的中频,同时中频采用宽带滤波器进行信号滤波,其中频带宽较宽,可以适应更多的无线电通信系统。
[3]该结构中同样采用了高速A/D转换器,但由于中频带宽的限制,对高速A/D转换器的性能要求相对降低,同时对后续数字信号处理器性能要求也随之降低。
显而易见,这种宽带中频带通采样软件无线电结构复杂程度最高,灵活性最差,其设计思想也更远离软件无线电的要求。
但是由于受到高速A/D器件的性能制约,宽带中频带通采样结构对器件的性能要求最低,因而是目前最可行的软件无线电结构。
随着电子元器件特别是高速A/D转换器性能的不断提升,射频低通采样结构和射频带通采样结构将会成为软件无线电的主流。
图2-2中频带通采样数字化结构
中频带通采样结构和上述结构相比,主要区别在于增加了模拟电路部分,特别是混频器的使用。
如图2所示的中频带通采样结构采用了超外差体制,通过本振信号与输入或输出信号混频后送到后一级进行处理。
整个电路的工作过程如下:
接收过程中信号经过低频放大器后与本振信号进行混频,混频后经过宽带滤波器,此时输出信号已经被混频到中频,其中中频的选择一般选择为低中频;混频后的中频信号经过中频放大器后送到A/D转换器中完成模数转换。
3、软件无线电技术在4G中的应用
软件无线电技术的使用成为4G技术适应产品多样性的基础,它不仅减少了开发风险,还更易于开发系列型产品。
此外,它还减少了硅芯片的容量,从而降低了运算器件的价格,其开放的结构也会允许多方运营的介入。
同时,由于DSP的使用,也弥补了廉价RF所造成的不足。
在实际应用中,RF部分是昂贵而缺乏灵活性的,宽带RF是非线性的,通过使用SDR技术弥补了其在灵活性上的不足。
然而在实现软件无线电技术在4G中的应用需要解决许多技术上的问题,下面将从其中的三个方面来分析软件无线电技术应用于4G的各功能简介以及实际应用中的解决方案对比。
3.1高速宽带A/D、D/A转换
ADC的性能指标有很多,下面只对分辨率、量化电平、动态范围、有效位数、信噪比及采样速率进行简要的概述。
ADC的这些性能指标直接影响软件无线电的实际应用,高速的ADC技术是软件无线电的基础。
一个ADC/DAC转换器可以用如下框图来描述[4]。
图3-1ADC功能框图
图3-2DAC功能框图
A/D主要性能是采样速率和采样精度,理想的软件无线电台是直接在射频进行A/D变换,要求必须具有足够的采样速率。
根据Nyquist采样定理,要不失真的反映信号特性,采样频率fs至少是模拟信号带宽B的2倍。
为保证性能,在实际应用中常进行过采样处理,要求fs>2.5B。
根据目前研究结果,其中一种解决方案是可用多个高速采样保持电路和ADC,然后通过并串转换降低量化速度,以提高采样分辨率。
3.1.1分辨率与量化电平
分辨率一般用输出的二进制位数表示。
一般应选择12位以上分辨率的芯片。
如果用n表示ADC的输出位数,则ADC能区分2n个不同等级的输入电压,即能区分输入电压的最小值为满量程的1/2n。
例如,假设ADC的输出n=8,输入信号最大值为5V,则能区分的最小输入电压为19.53mV。
可用下式表示量化电平,其中FSR为输入满量程:
Q=FSR/2n
在最大输入电压一定时,输出位数越多,量化单位越小,分辨率也就越高。
3.1.2动态范围
软件无线电一般采用宽带前端实现,因此,ADC的动态范围选择很重要。
假设没有考虑失真和噪声的影响,则理想ADC/DAC的动态范围如下所示,其中N为量化比特数:
动态范围=6.02×N+1.736dB
合理的选择转换器的动态范围,使接收机既能接收强信号,又不丢失弱信号。
例如,16位分辨率的ADC,如果满量程为10V,则最低有效位为150uV,即低于最低有效位的信号将完全丢失。
3.1.3信噪比
对于均匀量化,若只考虑量化噪声,则理论上的信噪比(SNR)可表示为:
SNR=6.02N+1.76dB+10lg(fs/2B)
式中,N是ADC的位数,fs是采样频率,B是模拟输入信号的带宽。
从式中可知,增加采样速率或ADC的位数可提高信噪比。
但在信噪比一定的情况下,增加B会导致fs减小。
因此实际应用中,要合理解决B与fs的矛盾,一般有两种方法:
一是采用多片ADC并行,二是降低中频频率[5]。
3.1.4有效位数
有效位数(ENOB)定义为:
在理想ADC中均方误差功率等于实际ADC中均方残余误差功率时,理想ADC中需要的比特位数。
它表示了由于实际ADC器件的所有误差源引起的信噪比的下降而造成的实际采样精度的下降。
实际应用中,除了信噪比(SNR)影响有效位数,无杂散动态范围(SFDR)也能影响有效位数。
假设实际的信噪比为SNR,则有效位数如下所示:
ENOBSNR=(SNR-1.76)/6.02
下标SNR表示由于实际信噪比引起的有效位数下降。
3.1.5采样速率
采样速率是每秒采集信号的次数,它决定了ADC/DAC变换的速率。
分辨率和采样速率的组合常用来描述ADC,如14位ADC芯片(AD6640)的采样速率为50MSPS,8位ADC芯片(AD9480)的采样速率为250MSPS。
采样速率提高一倍,信噪比会提高3dB,相当于ADC的有效位数提高半位[6]。
因此,采样速率是ADC/DAC一个很重要的性能指标。
3.1.6应用于4G的AD芯片比较
目前用于软件无线电中并且适用于多载波、多模式4G的宽带A/D转换器芯片型号较多,下面将对目前应用较为广泛的两种芯片性能进行分析比较。
1、AD6645型模/数转换器
1)工作方式:
如图3-3所示,AD6645采用3级子区式转换结构。
这种设计的好处是既保证了转换的精度和速度又实现了较小的功耗和封装尺寸。
AD6645有2个互补的模拟输入端AIN和AIN.2,五路输入经过缓冲后先进入第一个保持器THl.ENCODE脉冲为高时TH1处于保持状态。
THl的保持值作为5位A/D转换器ADCl的输入,其输出驱动1个5位D/A转换器DACl。
经过延迟后的模拟信号减DACl的输出后在TH3的输入端产生第一个剩余信号,保持器TH2补偿由ADCl造成的延迟。
在由1个5位ADC2、5位DAC2和1个TH4组成的第二转换阶段中,TH4保持的第一个剩余信号减去DAC2的量化输出产生第二个剩余信号作为TH5的输入,TH5驱动最后1个6位A/D转换器ADC3。
将ADC1、ADC2和ADC3的输出相加并经数字误差校正逻辑修正后将得到并行输出的14位2进制补码数据。
图3-3AD6445的结构框图
2)主要特点:
AD6645是宽带A/D转换器系列中继AD9042(12位41MS/s)和AD6640(12位65MS/s)、AD6644(14位,40MS/s,65MS/s)后的第四代产品,其主要特点如下:
(1)保持采样率可达80MS/s;
(2)工作带宽达270MHz;
(3)多音无寄生动态范围(SFDR)为100dB;
(4)对200MHz信号采样时采样抖动时间为Q1ps;
(5)数字输出可以在3.3V下工作,便于与数字ASIC接口连接;
(6)功耗为1.5W。
2、AD9467型模/数转换器
1)工作方式:
如图3-4所示,AD9467是一款16位、单芯片、中频(IF)采样模数转换器(ADC),针对高性能、宽带宽和易用性而优化。
这款产品以250MSPS的转换速率工作,设计用于要求高动态范围的无线接收机、仪器仪表和测试设备。
该ADC要求采用1.8V和3.3V电源供电及低压差分输入时钟信号,以便充分发挥其工作性能。
对于大多数应用来说,无需外部基准电压源或驱动器件。
数据输出为LVDS兼容(ANSI-644兼容),而且包括能降低短迹线所需总电流的方式。
它提供一个数据时钟输出(DCO),用于在输出端捕捉数据以及发送新输出位信号。
它通过SPI支持内部掉电特性;禁用时,典型功耗低于5mW。
同时提供一些可选特性,供用户按照工作条件做出不同的选择,包括选择输入范围、数据格式选择以及输出数据测试码。
AD9467采用72引脚LFCSP无铅封装,额定温度范围为−40°C至+85°C工业温度范围。
图3-4AD9467管脚
2)主要特性
(1)SNR:
75.5dBFS(至170MHz,250MSPS,2.5Vp-pFS)
(2)SNR:
74dBFS(至170MHz,250MSPS,2.0Vp-pFS)
(3)SFDR:
90dBFS(至300MHz,250MSPS,−1dBFS,2.5Vp-pFS)
(4)SFDR:
95dBFS(至170MHz,250MSPS,−1dBFS,2.0Vp-pFS)
(5)SFDR:
100dBFS(100MHz,160MSPS,−1dBFS)
(6)抖动:
60fs(均方根)
(7)出色的线性度:
DNL=±1.0LSB(典型值),INL=±3.0LSB(典型值)
(8)2Vp-p至2.5Vp-p(默认)差分满量程输入(可编程)
(9)集成输入缓冲器
(10)外部基准电压支持选项
(11)时钟占空比稳定器
3、两种型号A/D转换器比较
两种型号A/D转换器比较都可以用于多载波、多模式3G和4G蜂窝基站接收机,但是AD9467有以下优势:
(1)更易于使用:
片内基准电压源、高输入阻抗缓冲器、可调模拟输入范围和输出时钟简化了数据捕捉。
(2)时钟占空比稳定器(DCS)能够在较宽的输入时钟脉冲宽度范围保持ADC的整体性能。
(3)标准串行端口接口(SPI)支持各种产品特性和功能,例如:
数据格式化(偏移二进制、二进制补码或格雷码)、时钟DCS使能等。
3.2高速并行DSP
DSP芯片是软件无线电必需的最基本的器件。
软件对数字信号的处理是在芯片上进行的。
中频主要包括基带处理、比特流处理和信源编码3部分。
基带处理主要完成各种波形的调制解调、扩频解扩、信道的自适应均衡及各种同步数字处理,每路需要几十到几百个MIPS的处理能力。
比特流处理主要完成信道编解码(软判决译码)、复用/分解/交换、信令、控制、操作和管理以及加密解密等功能,每路需要几十个MIPS的处理能力。
信源编码要完成话音、图像等编码算法,每信道需要十几个MIPS的处理能力。
如此巨大的信号处理运算,必须采用高速多个DSP并行处理结构才有可能实现。
下面将对DSP在软件无线电中的具体应用作简要介绍,同时对目前使用的DSP内核作对比分析。
3.2.1正交数字变频
正交数字变频包括两个部分:
一是乘法器,二是数字控制振荡器(NCO)。
正交数字变频将数字化的信号分成两个信号,一个信号乘以cos(ω0n),下变频到零中心频率上,形成与原信号相位相同的信号;另一个信号乘以sin(ω0n),下变频到零中心频率上,形成与原信号正交的相位成分[7]。
其中的正弦和余弦波是由数字控制振荡器(NCO)产生的。
NCO需要由DSP提供相位累加器、相位加法器及sin/cos表只读存储器。
正交数字变频替代了模拟混频部分,将输入信号与NCO产生的本振信号进行混频。
信号经过混频后,输出到低通滤波器以滤除倍频分量和带外信号,然后进行抽取处理。
3.2.2多抽样率信号处理
多抽样率是指在一个系统中有两个或两个以上的抽样率。
为给A/D转换后的数据流进行降速处理,以解决采样后的数据流速度高而导致后续信号处理速度跟不上的问题,信号经过正交数字变频后,将信号由射频或中频变换到基带,基带信号的最高有用频率远小于变频前的信号。
DSP主要完成这一理论中最重要的理论即抽取和内插。
3.2.3调制解调
DSP的传统应用领域之一,就是调制解调器。
调制解调器作为联系通信与多媒体信息处理系统的纽带,日益受到重视。
DSP中的数字信号处理软件可以加入编码、译码、同步提取、频谱分析、信号识别等功能。
DSP中的乘法器、累加器可以更准确地完成调制和解调过程,以单边带调制为例,在模拟技术中有较大难度的移相法在数字技术中就变得容易实现了。
3.2.4应用于4G的DSP内核比较
4G时代的到来引来多家硅产品知识产权(SIP)平台解决方案和数字信号处理器(DSP)内核授权厂商对DSP内核的研发,本文将就美国德州仪器(TexasInstruments,简称:
TI)开发的VLIWDSP和CEVA公司开发的CEVA-XC323及CEVA-XC4000等完全可编程的低功耗DSP内核进行对比介绍。
1、VLIW DSP
超长指令字架构(verylonginstructionword,VLIW)采用多个功能单元实现指令级并行,从而有效地提升数字信号处理性能[8],被广泛用于数字信号处理器(digitalsignalprocessor,简称DSP)中。
如图3-5所示为其ADPCM语音编译码器。
a)编码器
b)译码器
图3-5ADPCM语音编译码器
2、CEVA-XC323及CEVA-XC4000
(1)CEVA-XC323
CEVA-XC323是一款可扩展解决方案,支持网络运营商所需的全系列蜂窝站点解决方案,包括毫微微蜂窝(femtocell)基站、微微蜂窝(picocell)基站、微蜂窝(microcell)基站和宏蜂窝(macrocell)基站等应用。
其灵活的架构能够高效地支持WCDMA、HSPA、WiMAX、LTE和LTE-A等原有和下一代无线标准。
CEVA-XC323集成了两个高精度向量通信单元,专为应对基站的沉重处理负荷及支持现代化基础设施常用的同构多核架构而设计。
此外,这款内核能够广泛支持通常由单独的专用处理器来完成的无线基础设施控制层面处理。
CEVA-XC323与CEVA-XCnet软件合作伙伴计划相辅相成,提供了完整的3G/4GPHY解决方案,极大地缩短了多模无线基础设施的设计开发时间。
高性能架构
CEVA-XC323内核结合了传统的DSP功能和先进的向量处理单元,提供更高水平的指令级并行处理(instrucTIon-levelparallelism;ILP),包括8路VLIW、512位SIMD操作、每周期32次MAC乘加运算,以及固有的复杂算术运算支持。
CEVA-XC323还提供强大的非向量操作支持、控制层面功能和系统代码,并与CEVA-XDSP具有完全的软件兼容性。
CEVA-XC323针对无线基础设施应用优化,提供广泛的指令集支持,涵盖最具时间关键性的PHY收发器组件,包括DFT、高精度FFT、信道估计、MIMO检测器、交织器/解交织器和内建的软件维特比(Viterbi)译码支持。
广泛的多内核支持
CEVA-XC323采用创新的可扩展的模块化架构,能够精确地满足任何4G无线基础设施应用的需求,它可以全面支持多核系统设计,授权许可厂商能够在广泛的产品中复用相同的架构,精确地调高或调低芯片性能,并保持软件兼容性和可携性。
CEVA-XC323使用宽AXI系统总线,专用控制和消息机制,专有访问管理、数据侦测支持和调试机制,针对4G调制解调器通常所需的大数据量传输提供广泛的支持。
为高能效SoC而设计的架构
CEVA-XC323DSP带有创新的集成式功耗管理单元(PSU),极大地降低了基础设施设计的功耗,针对动态功耗和漏电功耗提供先进的功率管理功能,DSP支持与主要功能单元相关的多电压域控制,如DSP逻辑、指令和高速数据缓存等。
该内核还支持从完全工作、调试旁路(debugbypass)、存储维持(memoryretention),到完全电源关断(PSO)等多种工作模式。
而AXI全双工总线提供了低功耗特性,例如能够在无数据流时关断。
提供从现有无线基础设施DSP无缝移植的途径
CEVA-XC323支持从现货DSP芯片到集成CEVADSP的客户SoC设计的简便软件移植,例如来自德州仪器和飞思卡尔的现货DSP芯片。
通过扩展编译器支持原有的DSP软件,配合以类似的系统架构,获授权厂商可有效地移植原有代码。
优秀的软件开发工具
C语言编程能力对于缩短开发时间和确保至未来平台的简便移植是不可或缺的。
由编译器驱动的CEVA-XC323DSP架构能够实现正交指令集,以便从C语言级充分利用处理器的能力。
这款处理器由完整的软件开发、调试和优化环境CEVA-Toolbox工具链来提供支持。
CEVA-Toolbox是先进的集成开发环境(IDE),包括便于软件开发,同时又无需用户掌握专用架构具体细节且功能强大的编译器。
CEVAC优化编译器支持用于向量处理器的CEVAVec-C语言扩展,使整个架构能够以C语言进行编程。
集成式仿真器能够为包括存储器子系统的整个系统提供精确、高效的验证。
此外,CEVA-Toolbox还包括软件库、图形化调试器,以及CEVA应用优化器(ApplicaTIonOptimizer)的完整优化工具链。
该应用优化器能够让开发人员将C语言源代码进行自动和手动应用程序优化。
如图3-6所示,CEVA-XC323软件开发工具包包括以下部分:
∙CEVA-XC323silicon,includingCEVA’sinnovativePowerScalingUnit(PSU)whichenablesadvancedpowermanagementwithintheSoC.
∙TwoXC-DMAcontrollers
∙Programcache
∙512KBL1dataand1MBsharedL2memory
∙External64/128-bitAXImasterandslaveinterfaces
∙32-bitmasterAPBinterface
∙Mltipleefficientmaster/slavememoryinterfaces
∙PowerManagementUnit(PMU)
∙Timers
∙InterruptControlUnit(ICU)
∙6.5Gbpsopticaltransceiver
∙Dualport1GbpsEthernet
∙1GBofDDR2memories
∙64MBSSRAMmemories
∙HDMIin/outports
∙DualSerialRapidIOtransceivers
∙MultiplelargeFPGAmodulesopenforuserprogrammabilitytoaddSoCspecificlogic
∙ComprehensivesetofoptimizedDSPsoftwarelibraries.
图3-6CEVA-XC323软件开发工具包
(2)CEVA-XC4000
CEVA-XC4000架构以其大获成功的上一代产品为基础,利用创新性指令集以软件方式实现了通常只能由专用硬件完成的高度复杂的基带处理,并树立了新的功耗里程碑。
以LTE-A处理为例,CEVA-XC4000的性能相比CEVA-XC323DSP提高了五倍,而功耗降低了50%。
功耗、性能、精度、系统技巧
为了应对日益增加的对更高性能和更低功耗的需求,CEVA-XC4000架构集成了新的以功耗为导向的创新增强方案,包括CEVA第二代功率调节单元(PSU2.0)。
它通过处理器、存储器、总线和系统资源的细小单元来实现对时钟和电压的动态调节。
该架构还采用了紧耦合扩展作为功耗优化协处理器和用于执行关键物理层功能间的内部连通和接口,从而进一步降低功耗。
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