PC104中文说明.pdf
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PC104中文说明.pdf
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PC/104规范规范V2.52003年年11月月请注意请注意本规范今后仍可能有所改动,对此我们将不会另行发布公告。
PC/104嵌入式协会已经全力确保本材料的准确性,但是,对于应用本规范带来的损失不管是意外性还是必然性或者有关费用,协会将决不负责。
发现错误,敬请告知PC/104嵌入式协会。
PC/104是PC/104嵌入式协会的商标;其他所有标志均为各企业的私有财产。
版权版权19922003,PC/104嵌入式协会嵌入式协会修订史修订史1992年年3月,月,PC/104规范规范V1.0首次发布。
首次发布。
1994年年7月,月,PC/104规范规范V2.1发布。
发布。
该版本做了如下变动,以保持与IEEEP996.1标准初稿(D1.00版)相一致:
a.有关总线选项。
删除了“第二种配置选择”,该配置带有直角P1、P2连接器,取而代之的是一种类似于“第一种配置”、但没有叠穿式管脚的配置方案。
并增加一条说明:
需要的话,8比特模块也可以包含一个P2连接器。
b.为8比特总线模块新增2个额外的安装孔,这样对于8比特和16比特模块,安装孔均可适用。
c.沿模块的总线边缘增加一个I/O连接器区域。
d.将I/O匹配连接器区域的宽度由0.4增加到0.5。
e.改变I/O匹配连接器区域的长度,使其边缘与邻近安装孔的环孔外边缘对齐。
f.将信号的总线驱动要求由原来的6mA降低到4mA。
g.在规范中增加对模块电源的要求。
h.在附录C的第三部分,将共享中断信号线上拉电阻的最小值由10K调整到15K。
i.新增一个章节用以定义PC/104一致性级别。
1994年年9月,月,PC/104规范规范V2.2发布。
发布。
增加了附录C的修改示意图。
1996年年6月,月,PC/104规范规范V2.3发布。
发布。
a.在附录C的示意图上做以更正。
b.在16比特模块尺寸图中,更改P2连接器1号管脚的命名。
c.添加米制量纲,使模块尺寸图同时以米制单位标示。
d.少量的格式改变。
2001年年8月,月,PC/104规范规范V2.4发布。
发布。
a.增加附录D,描述连接器规范。
b.删除参考资料中所有具体的公司名称。
c.更正协会的联系地址及电话。
d.添加对ISA规范新的参考文献。
e.删除所有机械图。
2003年年11月,月,PC/104规范规范V2.5发布。
发布。
a.重新设置、更新部分章节1新增第二章,描述ISA信号线的定义。
2原来第三章描述的电气规范,是现在的第四章。
3原来第四章描述的一致性级别,是现在的第五章。
4原来的附录D连接器规范,并入附录A。
b.参照EdwardSolari所著的ISA&EISA理论与操作一书,修改信号线名称。
1将IOCHCHK*改为IOCHK*2将RESETDRV改为RESET3将ENDXFR改为SRDY*4将SYSCLK改为BCLK5将MASTER*改为MASTER16*c.用AutoCAD重新绘制机械图,以英制和米制两种单位同时标示。
d.图5中,接触端子母头镀层从最少20微英寸改为15微英寸。
e.图5中,拔出力从平均最小1盎司变为每管脚最小1盎司。
目录1.概述.51.1参考资料.51.2联系方式.62.机械规范.72.1模块尺寸.72.2模块堆的选择.72.3安装位置.73ISA信号线定义.93.1地址和数据信号线.93.2周期控制信号线.93.3总线控制信号线.103.4中断信号线.113.5DMA信号线.114.电气规范.124.1信号分配.124.2增加的地线.124.3交流信号时序.124.4直流信号电平.124.5总线驱动电流.124.6中断共享选择.134.7总线端接选择.134.8模块供电要求.135一致性级别.145.1PC/104“兼容”.145.2PC/104“总线兼容”.14附录A.15附录B.20附录C.22图1:
一种模块堆布局.8图2:
PC/1048比特模块尺寸.15图3:
PC/10416比特模块尺寸.16图4:
8比特、16比特ISA总线连接器尺寸.17图5:
8比特、16比特ISA总线连接器规范.19图6:
典型的中断共享电路.23表1:
模块电源要求.13表2:
8比特、16比特ISA总线信号分配.20PC/104规范(规范(V2.5)2003年3月发布1.概述概述尽管PC、PC/AT结构在通用(桌上型电脑)和专用领域(非桌上型电脑)中的使用非常广泛,但在嵌入式微机的应用中,却由于标准PC、PC/AT主板和扩充卡的巨大尺寸而受到了限制。
这里为紧凑型的ISA(PC、PC/AT)总线结构提供了机械和电气规范,这种结构是为嵌入式系统应用的特殊要求而优化的,其总线结构的104个信号线分布在两个总线连接器上P1连接器上有64个信号引脚、P2连接器上有40个信号引脚所以称这种总线结构为“PC/104”。
简言之,通过以下几项与标准ISA总线的主要区别,PC/104满足了嵌入式应用的需要:
将板卡的长宽比降至3.775英寸比3.550英寸(即96mm比90mm)。
通过自堆叠总线,省去了对底板或板卡插槽的需求。
通过将多数信号的总线驱动电流减小至4mA,将元件数量和功耗降到最低(典型地,模块功耗为1-2W)。
PC/104为两类模块(8比特和16比特)制订了相应的规范,分别对应于PC和PC/AT总线。
1.1参考资料参考资料由Annabooks出版、EdwardSolari编著的ISA&EISA理论与操作详细地介绍了ISA总线,本规范参照该书列出了与ISA总线的不同之处。
基于PC/104的模块和系统设计人员应熟悉ISA规范,其获取途径为:
Annabooks12860DanielsonCourtPoway,CAUSA92064电话:
800.462.1042or858.435.2000传真:
858.391.5616网址:
http:
/1.2联系方式联系方式如发现本文档中存在错误,请将修改意见寄往:
PC/104EmbeddedConsortiumP.O.Box78008SanFrancisco,CA94107-8008电话:
415.243.2104传真:
415.836.9094电子邮件:
infopc104.org网址:
http:
/www.pc104.org2.机械规范机械规范2.1模块尺寸模块尺寸PC/104模块有8比特和16比特两种总线类型,分别与PC和PC/AT总线相对应。
附录A给出了这两种PC/104总线模块详细的机械尺寸图。
2.2模块堆的选择模块堆的选择如附录A中的图所示,每种总线(8比特和16比特)类型都提供两种总线连接选择,属于哪一种总线连接,是根据P1和P2总线连接器是否作为穿越模块的堆叠连接器而定的。
设置总线选择的目的在于满足嵌入式应用所要求的紧凑空间。
图1给出了一个典型的模块堆,其中包括8比特和16比特的模块,它说明了“叠穿式”和“非叠穿式”总线选择的用法。
如图1所示,当一个堆栈同时连接8比特和16比特模块时,16比特模块必须置于8比特模块之下(即8比特模块的背面)。
在设计8比特模块时,可以有选择的加入一个“辅助的”P2总线连接器,以允许在堆栈的任何位置使用8比特模块。
2.3安装位置安装位置安装位置包括P1、P2上省略的引脚及J1、J2上的插孔在每个总线连接器上都已经指定好了,以保证连接器的正确连接。
参见附录B。
图1:
一种模块堆布局3ISA信号线定义ISA信号线定义关于ISA总线详细的电气要求以及全部的总线信号定义,请参阅EdwardSolari编写的ISA&EISA理论与操作理论与操作一书。
3.1地址和数据信号线地址和数据信号线BALE总线地址锁存使能总线地址锁存使能信号线由平台CPU驱动,用来表示SA、LA、AENx以及SBHE#信号线在什么时候有效。
当ISA扩展卡或DMA控制器占用总线时,它也被置为逻辑1。
SA地址地址信号线由当前ISA总线的拥用者驱动,定义用来访问存储器最低的1MB地址空间所需要的低20根地址信号线。
LA锁存地址锁存地址信号线由当前ISA总线拥有者或DMA控制器驱动,所提供的附加的地址信号线是用来访问16MB的存储器地址空间。
SBHE#系统字节高位使能系统字节高位使能信号线由当前ISA总线拥有者驱动,以表明有效数据在SD信号线上。
AENx地址使能地址使能信号线由平台电路驱动,以告知ISA资源不能对地址信号线和I/O命令信号线进行响应。
通过这个信号线,可以通知I/O资源一个DMA传送周期正在执行,而且只有带有有效DACKx#信号线的I/O资源才能响应I/O信号线。
SD数据数据信号线0-7或8-15由一个8比特数据周期驱动,而0-15由一个16比特数据周期驱动。
3.2周期控制信号线周期控制信号线MEMR#存储器读存储器读信号线由当前ISA总线拥有者或DMA控制器驱动,在一个周期内请求存储器资源将数据送至总线。
SMEMR#系统存储器读系统存储器读信号线在一个周期内请求存储器资源将数据送至总线。
当MEMR#为有效状态,并且LA信号线译码到第1MB空间时,该信号线有效。
MEMW#存储器写存储器写信号线请求存储器资源接收数据线上的数据。
SMEMW#系统存储器写系统存储器写信号线在一个周期内请求存储器资源接收数据线上的数据。
当MEMW#为有效状态,并且LA信号线译码到第1MB空间时,该信号线有效。
IOR#I/O读读信号线由当前总线拥有者或DMA控制器驱动以请求I/O资源在此周期内将数据送至数据总线。
IOW#I/O写写信号线请求I/O资源接收数据总线上的数据。
MEMCS16#存储器存储器16位选择位选择信号线由存储器资源驱动,以示该资源支持16位数据存取周期,并允许当前ISA总线拥有者执行较短的周期。
IOCS16#I/O16位芯片选择位芯片选择信号线由I/O资源驱动,以示该资源支持16位数据存取周期,并允许当前ISA总线拥有者执行较短的缺省周期。
IOCHRDYI/O通道就绪通道就绪信号线允许资源对ISA总线拥有者表明需要延长周期时间。
SRDY#同步就绪同步就绪信号线(或NOWS#无等待状态)信号线由被访问资源驱动为有效,以表明要执行一个比缺省周期更短的存取周期。
3.3总线控制信号线总线控制信号线REFRESH#存储器刷新存储器刷新信号线由刷新控制器驱动,以表明将执行一个刷新周期。
MASTER16#16位主控位主控信号线仅由已经被DMA控制器赋予总线拥有权的ISA总线拥有者扩充卡驱动有效。
IOCHK#I/O通道检验通道检验信号线可以由任意资源驱动。
在没有特定中断的一般错误发生时,它被驱动为有效状态。
RESET复位复位信号线由平台电路驱动为有效状态。
任何接收到复位信号的总线资源必须立即使所有输出驱动器处于三态,并进入适当的复位状态。
BCLK系统总线时钟系统总线时钟信号线由平台电路驱动。
频率为6MHz-8MHz(500ppm),周期的占空比为50%约5%(对于8MHz的频率而言,是57-69纳秒)。
OSC振荡器振荡器信号线是一由平台电路驱动的时钟信号。
其频率为14.31818MHz(
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