华为verilog教程.pdf
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HDL语言语言内部公开1.0密级密级版本版本文档编号文档编号文档中心文档中心VerilogHDL入门教程入门教程(仅供内部使用仅供内部使用)yyyy/mm/dd日期:
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版权所有版权所有不得复制不得复制修订记录初稿完成1.002004.8.3作者描述修订版本日期作者描述修订版本日期绝密请输入文档编号VerilogHDL入门教程2004-08-16第2页,共41页版权所有,侵权必究目录285结构建模.274.8case语句.254.7条件语句.254.6.6连接运算符.254.6.5条件运算符.244.6.4按位逻辑运算符.234.6.3逻辑运算符.224.6.2关系运算符.214.6.1算术运算符.214.6运算符和表达式.204.5.2寄存器类型.204.5.1线网类型.204.5数据类型.184.4.2常量.184.4.1值集合.184.4数字值集合.184.3格式.174.2注释.174.1.3书写规范建议.174.1.2关键词.174.1.1定义.174.1标识符.174VerilogHDL基本语法.163.3.4混合设计描述.153.3.3行为描述方式.143.3.2数据流描述方式.123.3.1结构化描述方式.123.3三种建模方式.113.2时延.113.1.3模块语法.103.1.2模块的结构.93.1.1简单事例.93.1模块.93VerilogHDL建模概述.72.4.2能力.72.4.1历史.72.4VerilogHDL简介.62.3设计方法学.62.2硬件描述语言.52.1数字电路设计方法.52HDL设计方法学简介.51前言.绝密请输入文档编号VerilogHDL入门教程2004-08-16第3页,共41页版权所有,侵权必究4010附录AVerilog保留字.399习题.398其他方面.377.4行为建模具体实例.367.3过程赋值语句.357.2顺序语句块.357.1简介.357行为建模.346.3数据流建模具体实例.346.2阻塞赋值语句.346.1连续赋值语句.346数据流建模.315.4结构化建模具体实例.295.3实例化语句.285.2模块端口.285.1模块定义结构.绝密请输入文档编号VerilogHDL入门教程2004-08-16第4页,共41页版权所有,侵权必究VerilogHDL入门教程关键词:
摘关键词:
摘要:
本文主要介绍了要:
本文主要介绍了VerilogHDL语言的一些基本知识,目的是使初学者能够迅速掌握语言的一些基本知识,目的是使初学者能够迅速掌握HDL设计方法,初步了解并掌握设计方法,初步了解并掌握VerilogHDL语言的基本要素,能够读懂简单的设计代码并能够进行一些简单设计的语言的基本要素,能够读懂简单的设计代码并能够进行一些简单设计的VerilogHDL建模。
缩略语清单:
建模。
缩略语清单:
对本文所用缩略语进行说明,要求提供每个缩略语的英文全名和中文解释对本文所用缩略语进行说明,要求提供每个缩略语的英文全名和中文解释。
参考资料清单:
参考资料清单:
请在表格中罗列本文档所引用的有关参考文献名称、作者、标题、编号、发布日期和出版单位等基本信息。
请在表格中罗列本文档所引用的有关参考文献名称、作者、标题、编号、发布日期和出版单位等基本信息。
机械工业出版社图书馆2000.7J.Bhasker著徐振林等译VerilogHDL硬件描述语言苏文彪AMBITDesignSystemQuisckReferenceforVerilogHDL出版单位(若不为本公司发布的文献,请填写此列)查阅地点或渠道发布日期编号作者名称参考资料清单参考资料清单1前言前言当前业界的硬件描述语言中主要有VHDL和VerilogHDL。
公司根据本身ASIC设计现有的特点、现状,主推VerilogHDL语言,逐渐淡化VHDL语言,从而统一公司的ASIC/FPGA设计平台,简化流程。
为使新员工在上岗培训中能迅速掌握ASIC/FPGA设计的基本技能,中研基础部ASIC设计中心开发了一系列的培训教材。
该套HDL语言培训系列包括如下教程:
VerilogHDL入门教程VerilogHDL代码书写规范Verilog基本电路设计指导书TestBench编码技术系列教材完成得较匆忙,本身尚有许多不完善的地方,同时,可能还需要其他知识方面的培训但没有形成培训教材,希望大家在培训过程中,多提宝贵意见,以便我们对它进行修改和完善。
2HDL设计方法学简介设计方法学简介绝密请输入文档编号VerilogHDL入门教程2004-08-16第5页,共41页版权所有,侵权必究2.1数字电路设计方法数字电路设计方法当前的数字电路设计从层次上分可分成以下几个层次:
1.算法级设计:
利用高级语言如C语言及其他一些系统分析工具(如MATLAB)对设计从系统的算法级方式进行描述。
算法级不需要包含时序信息。
2.RTL级设计:
用数据流在寄存器间传输的模式来对设计进行描述。
3.门级:
用逻辑级的与、或、非门等门级之间的连接对设计进行描述。
4.开关级:
用晶体管和寄存器及他们之间的连线关系来对设计进行描述。
算法级是高级的建模,一般对特大型设计或有较复杂的算法时使用,特别是通讯方面的一些系统,通过算法级的建模来保证设计的系统性能。
在算法级通过后,再把算法级用RTL级进行描述。
门级一般对小型设计可适合。
开关级一般是在版图级进行。
2.2硬件描述语言硬件描述语言在传统的设计方法中,当设计工程师设计一个新的硬件、一个新的数字电路或一个数字逻辑系统时,他或许在CAE工作站上做设计,为了能在CAE工作站做设计,设计者必须为设计画一张线路图,通常地,线路图是由表示信号的线和表示基本设计单元的符号连在一起组成线路图,符号取自设计者用于构造线路图的零件库。
若设计者是用标准逻辑器件(如74系列等)做板极设计线路图,那么在线路图中,符号取自标准逻辑零件符号库;若设计是进行ASIC设计,则这些符号取自ASIC库的可用的专用宏单元。
这就是传统的原理图设计方法。
对线路图的逻辑优化,设计者或许利用一些EDA工具或者人工地进行逻辑的布尔函数逻辑优化。
为了能够对设计进行验证,设计者必须通过搭个硬件平台(如电路板),对设计进行验证。
随着电子设计技术的飞速发展,设计的集成度、复杂度越来越高,传统的设计方法已满足不了设计的要求,因此要求能够借助当今先进的EDA工具,使用一种描述语言,对数字电路和数字逻辑系统能够进行形式化的描述,这就是硬件描述语言。
硬件描述语言HDL(HardwareDescriptionLanguage)是一种用形式化方法来描述数字电路和数字逻辑系统的语言。
数字逻辑电路设计者可利用这种语言来描述自己的设计思想,然后利用EDA工具进行仿真,再自动综合到门级电路,最后用ASIC或FPGA实现其功能。
举个例子,在传统的设计方法中,对2输入的与门,我们可能需到标准器件库中调个74系列的器件出来,但在硬件描述语言中,“&”就是一个与门的形式描述,“C=A&B”就是一个2输入与门的描述。
而“and”就是一个与门器件。
硬件描述语言发展至今已有二十多年历史,当今业界的标准中(IEEE标准)主要有VHDL和VerilogHDL这两种硬件描述语言。
2.3设计方法学设计方法学当前的ASIC设计有多种设计方法,但一般地采用自顶向下的设计方法。
随着技术的发展,一个芯片上往往集成了几十万到几百万个器件,传统的自底向上的设计方法已不太现实。
因此,一个设计往往从系统级设计开始,把系统划分成几个大的基本的功能模块,每个功能模块再按一定的规则分成下一个层次的基本单元,如此一直划分下去。
自顶向下的设计方法可用下面的树状结构表示:
绝密请输入文档编号VerilogHDL入门教程2004-08-16第6页,共41页版权所有,侵权必究系统级的顶层模块模块A模块B模块C模块B1模块B2模块C1图1TOP-DOWN设计思想通过自顶向下的设计方法,可实现设计的结构化,使一个复杂的系统设计可由多个设计者分工合作;还可以实现层次化的管理。
2.4VerilogHDL简介简介VerilogHDL是一种硬件描述语言,用于从算法级、RTL级、门级到开关级的多种抽象设计层次的数字系统建模。
被建模的数字系统对象的复杂性可介于简单的门级和完整的电子数字系统之间。
数字系统可按层次描述。
2.4.1历史VerilogHDL语言最初是于1983年由GatewayDesignAutomation公司为其模拟器产品开发的硬件建模语言。
那时它只是一种专用语言。
由于他们的模拟、仿真器产品的广泛使用,VerilogHDL作为一种便于使用且实用的语言逐渐为众多设计者所接受。
在一次努力增加语言普及性的活动中,VerilogHDL语言于1990年被推向公众领域。
OpenVerilogInternational(OVI)是促进Verilog发展的国际性组织。
1992年,OVI决定致力于推广VerilogOVI标准成为IEEE标准。
这一努力最后获得成功,Verilog语言于1995年成为IEEE标准,称为IEEEStd13641995。
完整的标准在Verilog硬件描述语言参考手册中有详细描述。
2.4.2能力对初学者,可先大致了解一下VerilogHDL所提供的能力,掌握VerilogHDL语言的核心子集就可以了。
1.概述VerilogHDL语言具有下述描述能力:
设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。
所有这些都使用同一种建模语言。
此外,VerilogHDL语言提供了编程语言接口,通过该接口可以在模拟、验证期间从设计外部访问设计,包括模拟的具体控制和运行。
VerilogHDL语言不仅定义了语法,而且对每个语法结构都定义了清晰的模拟、仿真语义。
因此,用这种语言编写的模型能够使用Verilog仿真器进行验证。
语言从C编程语言中继承了多种操作符和结构。
VerilogHDL提供了扩展的建模能力,其中许多扩展最初很难理解。
但是,Verilog绝密请输入文档编号VerilogHDL入门教程2004-08-16第7页,共41页版权所有,侵权必究HDL语言的核心子集非常易于学习和使用,这对大多数建模应用来说已经足够。
当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。
2.主要功能list?
基本逻辑门,例如and、or和nand等都内置在语言中。
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开关级基本结构模型,例如pmos和nmos等也被内置在语言中。
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可采用三种不同方式或混合方式对设计建模。
这些方式包括:
行为描述方式使用过程化结构建模;数据流方式使用连续赋值语句方式建模;结构化方式使用门和模块实例语句描述建模。
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VerilogHDL中有两类数据类型:
线网数据类型和寄存器数据类型。
线网类型表示构件间的物理连线,而寄存器类型表示抽象的数据存储元件。
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能够描述层次设计,可使用模块实例结构描述任何层次。
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设计的规模可以是任意的;语言不对设计的规模(大小)施加任何限制。
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VerilogHDL不再是某些公司的专有语言而是IEEE标准。
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人和机器都可阅读Verilog语言,因此它可作为EDA的工具和设计者之间的交互语言。
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设计能够在多个层次上加以描述,从开关级、门级、寄存器传送级(RTL)到算法级。
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能够使用内置开关级原语在开关级对设计完整建模。
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同一语言可用于生成模拟激励和指定测试的验证约束条件,例如输入值的指定。
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VerilogHDL能够监
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