数字计时器设计数字电路实验.docx
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数字计时器设计数字电路实验
数字计时器设计
0704240211陈海欣
一、实验目的
(1)掌握常见的集成电路的工作原理和使用方法
(2)学会单元电路的设计方法
二、实验原理
数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的,
其中控制电路按照设计要求可以由校分电路、清零电路和报时电路组成。
具体的原理框图如
图所示:
译码显示电路
脉冲发生电路计时电路.报时电路
校分电路清零电路
数字计时器原理框图
F面对计时器的工作原理按其组成进行说明。
1、脉冲发生电路
脉冲发生电路时为计时电路提供计数脉冲的,因为设计的是计时器,所以需要产生的是
1Hz的脉冲信后。
这里采用NE555和分频器构成。
具体电路可由NE555产生212Hz的脉冲和十二位二进制串行分频器CD4040实现。
2、计时电路
计时电路中的计数器,可以采用二-十进制加法计数器CD4518实现,共两片,一个产生分位,一个产生秒位。
秒位到59进位并归零,分位也是到59归零,主要用反馈清零法。
进位的实现可直接将2QbQc接到Cr端,即到60时异步清零。
而该电路又要实现
任意状态清零,需将两片
CD4518的1Cr端借到f,C=0时清零,C可由与非门实现。
分和秒十位的清零应接f+QBQc=C°B°匚,C=0时清零。
个位的进位直接将1Qd接2EN端,下降沿触发,为十进制。
计时电路的逻辑图如下:
3、译码显示电路
4、报时电路
需要在某一时刻报时,就将该时刻输出为“1”的信号作为触发信号,选通报时脉冲信
号,进行报时。
例如,在59分53秒、55秒、57秒发低音,559秒发高音,其中低音
用1kHz,高音用2kHz驱动,输出为:
(227Q5Q4Q1
(1)Q7Q5Qi[(
(1)Q2
(1)Q3)?
1Hz
(1)Q4?
2Hz]
5、校分电路
设置一个开关,当开关打到正常档时,计数器开始正常计数;当开关打到“校分”档时,分计数器可以快速进行校分,即分计数器可以不受秒计数器的进位信号控制,而选通一
个频率较快的校分信号进行校分。
快速校分电路是由74LS74构成的,其中74LS74的主要功能是放开关抖动,
同时,校分时秒位要停止,可将'接到秒位的CD4518的1CP。
正常工作时K=1,=0。
当K=0时Q=1,即1CP=1,秒位处于保持状态。
三、元件的整体布局
330欧姆限流电阻层
45114518451174LS74
451145184511
74LS2074LS0074LS2174LS00
74LS2174LS004040555
三、数字计时器逻辑图
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四、数字计时器引脚图
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五、实验元件
NE555
1片
CD4040
1片
CD4511
4片
CD4518
2片
74LS00
3片
74LS21
1片
74LS74
1片
双字显示器
2个
电阻1K
1个
电阻3K
1个
电阻330欧姆
28个
电容0.047uF
1个
六、思考题
在校分电路中是否要外加锁存器,什么情况需要加,如何加?
答:
开关较为迅速时不需要,因为有74LS74D触发器,依靠时钟触发,使输入信号稳定,
但若开关抖动剧烈,在一个时钟周期内抖动不止一次,则需要一个锁存器作为D触发器的
缓冲防抖动输入端
七、实验总结
在做本次实验的过程中,发现问题主要出现在连接引脚线时容易看歪,还有就是线头接触不良的问题,总结出经验,接下来就好做多了,采用了模块拼装的方法,确保实验成功的机会
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