嵌入式系统复习.docx

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嵌入式系统复习

嵌入式系统复习！

◆什么是嵌入式系统？

传统的嵌入式系统定义是：

嵌入式计算系统是嵌入在其他设备中，起智能控制作用的专用计算机系统。

目前流行的嵌入式系统定义是：

嵌入式系统是以应用为中心，以计算机技术为基础，并且软硬件可裁剪，适用于应用系统对功能、可靠性、成本、体积、功耗有严格要求的专用计算机系统。

◆Arm9体系结构

Arm920T微处理器的指令流水采用了典型的RISC五级流水线结构，将指令执行过程分为取指、译码、执行、访存和写回5个步骤。

五级流水线结构采用分离指令cache和数据cache，将每一个指令处理分配到5个时钟周期内，在每一个时钟周期内同时可能有5个指令在执行，消除了指令执行的性能瓶颈，加快了指令执行速度。

◆Arm9工作模式（7个）

用户模式、系统模式、管理模式、中止模式、未定义模式、IRQ模式、FIQ模式

◆不同工作模式对应r0——r15状态

用户

系统

管理

中止

未定义

中断

快中断

R0

R1

R2

R3

R4

R5

R6

R7

R8

R8_fiq*

R9

R9_fiq*

R10

R10_fiq*

R11

R11_fiq*

R12

R12_fiq*

R13

R13_svc*

R13_abt*

R13_und*

R13_irq*

R13_fiq*

R14

R14_svc*

R14_abt*

R14_und*

R14_irq*

R14_fiq*

R15（PC）

CPSR

SPSR_svc

SPSR_abt

SPSR_und

SPSR_irq

SPSR_fiq

R0——R7寄存器是不分组的，在所有的工作模式下，它们物理上是同一个寄存器。

R8——R14是分组寄存器，它们中的每一个寄存器根据当前工作模式的不同，所访问的寄存器实际可能不是同一个物理寄存器。

◆Arm9的中断

ARM支持7种类型的异常处理，如下表。

异常出现后处理器强制从异常类型所对应的固定存储器地址开始执行程序，这些存储器地址称为异常向量（exceptionvectors）。

详细见书P51—P52

异常类型

模式

正常地址

高向量地址

复位

管理

0x00000000

在正常地址当中加上0xffff0000

未定义指令

未定义

0x00000004

软件中断（SWI）

管理

0x00000008

预读中止

中止

0x0000000c

数据中止

中止

0x00000010

IRQ

IRQ

0x00000018

FIQ

FIQ

0x0000001c

◆寻址方式（9个）

寄存器寻址、立即寻址、寄存器移位寻址、寄存器间接寻址、变址寻址、多寄存器寻址、堆栈寻址、块拷贝寻址、相对寻址，每个方式用法见书P54—P56

◆汇编指令（包含init.s）

见书上P82—P84

◆

存储器与ARM9的连接，连接1个SDRAM的电路，地址分配又是多少？

两个SDRAM呢？

1个SDRAM连接时如右图所示！

地址范围0x32000000——0x33ffffff（想想为什么？

）

2个SDRAM连接时如下图所示！

地址范围0x30000000——0x33ffffff

◆中断：

外部中断、内部中断

自己看书吧……这里面的内容太多了！

◆定时器

与时间相关的部件，看门狗，RTC（书上P162——P173）

◆I/O口（A—G组）

基本/第2/第3功能配置，外围中断

（！

）重点看P114，P121，P122，P125，P140表5-7和2410addr.h

/*******************************************************************************************

*Filename:

2410addr.h

*Author:

embest

*Descript:

S3C2410DefineAddressRegister

*History

*R.X.Huang,Programmingmodify,March12,2005

*******************************************************************************************/

#ifndef__2410ADDR_H__

#define__2410ADDR_H__

#ifdef__cplusplus

extern"C"{

#endif

#include"option.h"

//Memorycontrol

#definerBWSCON（*（volatileunsigned*）0x48000000）//Buswidth&waitstatus

#definerBANKCON0（*（volatileunsigned*）0x48000004）//BootROMcontrol

#definerBANKCON1（*（volatileunsigned*）0x48000008）//BANK1control

#definerBANKCON2（*（volatileunsigned*）0x4800000c）//BANK2cControl

#definerBANKCON3（*（volatileunsigned*）0x48000010）//BANK3control

#definerBANKCON4（*（volatileunsigned*）0x48000014）//BANK4control

#definerBANKCON5（*（volatileunsigned*）0x48000018）//BANK5control

#definerBANKCON6（*（volatileunsigned*）0x4800001c）//BANK6control

#definerBANKCON7（*（volatileunsigned*）0x48000020）//BANK7control

#definerREFRESH（*（volatileunsigned*）0x48000024）//DRAM/SDRAMrefresh

#definerBANKSIZE（*（volatileunsigned*）0x48000028）//FlexibleBankSize

#definerMRSRB6（*（volatileunsigned*）0x4800002c）//ModeregistersetforSDRAM

#definerMRSRB7（*（volatileunsigned*）0x48000030）//ModeregistersetforSDRAM

//USBHost

//INTERRUPT

#definerSRCPND（*（volatileunsigned*）0x4a000000）//Interruptrequeststatus

#definerINTMOD（*（volatileunsigned*）0x4a000004）//Interruptmodecontrol

#definerINTMSK（*（volatileunsigned*）0x4a000008）//Interruptmaskcontrol

#definerPRIORITY（*（volatileunsigned*）0x4a00000c）//IRQprioritycontrol

#definerINTPND（*（volatileunsigned*）0x4a000010）//Interruptrequeststatus

#definerINTOFFSET（*（volatileunsigned*）0x4a000014）//Interruotrequestsourceoffset

#definerSUBSRCPND（*（volatileunsigned*）0x4a000018）//Subsourcepending

#definerINTSUBMSK（*（volatileunsigned*）0x4a00001c）//Interruptsubmask

//DMA

#definerDISRC0（*（volatileunsigned*）0x4b000000）//DMA0Initialsource

#definerDISRCC0（*（volatileunsigned*）0x4b000004）//DMA0Initialsourcecontrol

#definerDIDST0（*（volatileunsigned*）0x4b000008）//DMA0InitialDestination

#definerDIDSTC0（*（volatileunsigned*）0x4b00000c）//DMA0InitialDestinationcontrol

#definerDCON0（*（volatileunsigned*）0x4b000010）//DMA0Control

#definerDSTAT0（*（volatileunsigned*）0x4b000014）//DMA0Status

#definerDCSRC0（*（volatileunsigned*）0x4b000018）//DMA0Currentsource

#definerDCDST0（*（volatileunsigned*）0x4b00001c）//DMA0Currentdestination

#definerDMASKTRIG0（*（volatileunsigned*）0x4b000020）//DMA0Masktrigger

#definerDISRC1（*（volatileunsigned*）0x4b000040）//DMA1Initialsource

#definerDISRCC1（*（volatileunsigned*）0x4b000044）//DMA1Initialsourcecontrol

#definerDIDST1（*（volatileunsigned*）0x4b000048）//DMA1InitialDestination

#definerDIDSTC1（*（volatileunsigned*）0x4b00004c）//DMA1InitialDestinationcontrol

#definerDCON1（*（volatileunsigned*）0x4b000050）//DMA1Control

#definerDSTAT1（*（volatileunsigned*）0x4b000054）//DMA1Status

#definerDCSRC1（*（volatileunsigned*）0x4b000058）//DMA1Currentsource

#definerDCDST1（*（volatileunsigned*）0x4b00005c）//DMA1Currentdestination

#definerDM